JPH02224023A - 命令ストリーム機能を有するプロセサ制御型インターフェイス - Google Patents
命令ストリーム機能を有するプロセサ制御型インターフェイスInfo
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- JPH02224023A JPH02224023A JP1263130A JP26313089A JPH02224023A JP H02224023 A JPH02224023 A JP H02224023A JP 1263130 A JP1263130 A JP 1263130A JP 26313089 A JP26313089 A JP 26313089A JP H02224023 A JPH02224023 A JP H02224023A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
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- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、大略、デジタルプロセサに関するものであっ
て、更に詳細には、プロセサと、命令キャッシュと、メ
インメモリとの間のプロセサｎｉｌ 御型インターフェ
イスに関するものである。
て、更に詳細には、プロセサと、命令キャッシュと、メ
インメモリとの間のプロセサｎｉｌ 御型インターフェ
イスに関するものである。
従来技術
］ンビュータアーキテクチュアにおける新たな展開は、
ＲＩＳＣ（減少型命令組コンピュータ）装置の導入であ
り、その場合、理想的には、各動作サイクルごとに命令
が発生される。ＲＩＳＣマシンの効率性の秘訣は毎秒非
常に多数の命令を実行する能力があるという事である。
ＲＩＳＣ（減少型命令組コンピュータ）装置の導入であ
り、その場合、理想的には、各動作サイクルごとに命令
が発生される。ＲＩＳＣマシンの効率性の秘訣は毎秒非
常に多数の命令を実行する能力があるという事である。
したがって、命令処理に対する遅れを取り除くためにこ
れらのマシンの構成を改良するべくかなりの努力が成さ
れている。
れらのマシンの構成を改良するべくかなりの努力が成さ
れている。
高処理速度を維持するためにサイクル毎に一個の割合で
命令格納装置から命令をアクセスすることが必要である
。１サイクルで単一の命令をアクセスすることが可能な
特別の高速メモリ装置を入手することが可能である。し
かしながら、このような装置は高価であり、且つ与えら
れたプログラム中の命令の一部を格納するための命令キ
ャッシュとして一般的に使用されている。これら命令の
残部はメインメモリ内に格納される。
命令格納装置から命令をアクセスすることが必要である
。１サイクルで単一の命令をアクセスすることが可能な
特別の高速メモリ装置を入手することが可能である。し
かしながら、このような装置は高価であり、且つ与えら
れたプログラム中の命令の一部を格納するための命令キ
ャッシュとして一般的に使用されている。これら命令の
残部はメインメモリ内に格納される。
該プロセサが該キャッシュ内に格納されていない命令を
参照すると、「キャッシュミス」が発生する。この時点
でプロセサは停止し、・一方参照された命令がキャッシ
ュ再充填動作期間中にメインメモリからキャッシュへ書
き込みが行われねばならない。
参照すると、「キャッシュミス」が発生する。この時点
でプロセサは停止し、・一方参照された命令がキャッシ
ュ再充填動作期間中にメインメモリからキャッシュへ書
き込みが行われねばならない。
通常１ザイクルでメインメモリから単一の命令をアクセ
スすることはできない。Ｌ７かしながら、「メモリ待ち
時間」と呼ばれる初期的なセットアツプ時間の後にサイ
クル毎に１個の命令をアクセスするために使用されるペ
インモード特徴を有している場合がある。この待ち時間
は、キャッシュミスが発生する毎に発生し、１１つメイ
ンメモリは新たにアクセスされ且つメモリシステノ・の
ハードウェア制限である。
スすることはできない。Ｌ７かしながら、「メモリ待ち
時間」と呼ばれる初期的なセットアツプ時間の後にサイ
クル毎に１個の命令をアクセスするために使用されるペ
インモード特徴を有している場合がある。この待ち時間
は、キャッシュミスが発生する毎に発生し、１１つメイ
ンメモリは新たにアクセスされ且つメモリシステノ・の
ハードウェア制限である。
例えばプログラム内の分岐の発生等の例外的な場合を除
いて、命令が逐次的メモリ位置からアクセスされるよう
にほとんどのプログラムは設計されている。したが−７
で、５．えられた参照がキャッシュをミスすると、持続
の参照もキャッシュをミスする蓋然性がある。１．たが
って、キャッシュは１、ミスした命令を有するメインメ
モリからアクセスした１ブロックの命令で再充填され、
Ｌまたがってブロック内の爾後の命令をキャッシュから
逐次的にアクセスすることが可能となる。又、１ブロッ
クの命令がアクセスされると、初期的な待ち時間の後に
ザイクル当り１個の命令の割合でキャッシュが再充填さ
れる。
いて、命令が逐次的メモリ位置からアクセスされるよう
にほとんどのプログラムは設計されている。したが−７
で、５．えられた参照がキャッシュをミスすると、持続
の参照もキャッシュをミスする蓋然性がある。１．たが
って、キャッシュは１、ミスした命令を有するメインメ
モリからアクセスした１ブロックの命令で再充填され、
Ｌまたがってブロック内の爾後の命令をキャッシュから
逐次的にアクセスすることが可能となる。又、１ブロッ
クの命令がアクセスされると、初期的な待ち時間の後に
ザイクル当り１個の命令の割合でキャッシュが再充填さ
れる。
【２かしながら再充填待ち時間でキャッシュのブロック
再充填を行う期間中プロセサは停止されねばなｌ）ず、
すなわち、その停止に時間の長さはメインメモリ待ち時
間とブロック内のワード数と１ザイクルの期間との積と
の和に笠しい。；−たがって、ブロック命令キャッシュ
再充填動作によって発生される再充填待ち時間は、毎秒
処理される命令の数を減少させる。
再充填を行う期間中プロセサは停止されねばなｌ）ず、
すなわち、その停止に時間の長さはメインメモリ待ち時
間とブロック内のワード数と１ザイクルの期間との積と
の和に笠しい。；−たがって、ブロック命令キャッシュ
再充填動作によって発生される再充填待ち時間は、毎秒
処理される命令の数を減少させる。
したがって、処理速度を著しく減少させることなしにキ
ャッシュを効率的に再充填するだめの方式が当分野にお
いて必要とされている。
ャッシュを効率的に再充填するだめの方式が当分野にお
いて必要とされている。
［１的
本発明は、以上の点に鑑みなされたものであって、」二
連した如き従来技術の欠点を解消し７、キャッシコ再充
填動作明１は中にメインメモリから命令キャッシュへ転
送される処理命令を与える事により命令キャッシュを使
用するプロセサの全体的な命令処理速度を向上すること
を［１的とする。
連した如き従来技術の欠点を解消し７、キャッシコ再充
填動作明１は中にメインメモリから命令キャッシュへ転
送される処理命令を与える事により命令キャッシュを使
用するプロセサの全体的な命令処理速度を向上すること
を［１的とする。
構成
本発明の一側面によれば、キャッシュおよび命令ストリ
ーム化動作のブロック再充填が、命令参照がキャッシュ
をミスした場合に開始される。キャッシュ再充填動作期
間中にミスＩ７た命令がメモリから読取られると、それ
はキャッシュに書き込まれ１１つ同一のサイクル期ｍｊ
中にプロセサによプてロードされる。ブロック内の爾後
の命令がキャッシュへ書き込まれｌ−つ爾後の命令スト
リーｌえ化サイクル期間中に処理される。キャッジ１か
らの命令は、ブロック再充填および命令ス！・リーム化
動作の最後のザイクル期間中にアクセスされ、且つブロ
ック再充填の完了に続く第一サイクル期間中に処理され
る。
ーム化動作のブロック再充填が、命令参照がキャッシュ
をミスした場合に開始される。キャッシュ再充填動作期
間中にミスＩ７た命令がメモリから読取られると、それ
はキャッシュに書き込まれ１１つ同一のサイクル期ｍｊ
中にプロセサによプてロードされる。ブロック内の爾後
の命令がキャッシュへ書き込まれｌ−つ爾後の命令スト
リーｌえ化サイクル期間中に処理される。キャッジ１か
らの命令は、ブロック再充填および命令ス！・リーム化
動作の最後のザイクル期間中にアクセスされ、且つブロ
ック再充填の完了に続く第一サイクル期間中に処理され
る。
本発明の別の側面によれば、プロセリ−が、パイプライ
ン制御ユニットによって制御される多段パイプライン、
および高および低アドレスフィールドを具備するメイン
メモリアト１／スを発生ずるアドレスユニット（ＡＵ）
を有している。比較器が、ＡＵによって発生された高ア
ドレスフィールドとキャッシュからアクセスされたＴ
Ａ Ｇフ、ｆ−ルドとを比較する。これら二つのフィー
ルドが一致しない場合には、キャッシュミスが発生し、
パイプラインが停＋Ｌされ、且つキャッシュは高アドレ
スフィ・−ルドによって識別されるメ・インメモリ内の
ペインから読取られたミスした命令を包含する１ブロッ
クの命令で再充填される。
ン制御ユニットによって制御される多段パイプライン、
および高および低アドレスフィールドを具備するメイン
メモリアト１／スを発生ずるアドレスユニット（ＡＵ）
を有している。比較器が、ＡＵによって発生された高ア
ドレスフィールドとキャッシュからアクセスされたＴ
Ａ Ｇフ、ｆ−ルドとを比較する。これら二つのフィー
ルドが一致しない場合には、キャッシュミスが発生し、
パイプラインが停＋Ｌされ、且つキャッシュは高アドレ
スフィ・−ルドによって識別されるメ・インメモリ内の
ペインから読取られたミスした命令を包含する１ブロッ
クの命令で再充填される。
本発明の更に別の側面によれば、低アドレスフィ−ルド
が格納され且つブロックのメインメモリアドレスの低ア
ドレスフィールドと比較される。
が格納され且つブロックのメインメモリアドレスの低ア
ドレスフィールドと比較される。
これらのフィールドが同一であると、メインメモリから
読み取られた命令がキャッシュへ書き込まれる場合に、
パイプラインの第一段へ［コー ドされる。ブロック
内の残りの命令は、それらがキャッシュへ書込まれる場
合に、処理される。
読み取られた命令がキャッシュへ書き込まれる場合に、
パイプラインの第一段へ［コー ドされる。ブロック
内の残りの命令は、それらがキャッシュへ書込まれる場
合に、処理される。
本発明の更に別の側面によれば、例えば分岐又はデータ
キャッシュミス等の所定の事象が発生するとストリーム
化動作が停止され、且つその後にキャッシュ再充填動作
が再開始される。
キャッシュミス等の所定の事象が発生するとストリーム
化動作が停止され、且つその後にキャッシュ再充填動作
が再開始される。
実施例
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。なお、添付の図面において、
対応する構成要素には同一の参照番号を付しである。第
１図は、本発明の好適実施例のハイレベルブロック図で
ある。
について詳細に説明する。なお、添付の図面において、
対応する構成要素には同一の参照番号を付しである。第
１図は、本発明の好適実施例のハイレベルブロック図で
ある。
第１図において、プロセサ１０、命令キャッシュし、お
よびメモリインターフェイス１４がデータバス（ＤＢＵ
Ｓ）１６、低アドレスバス（ＬＢＵＳ）１８、タグバス
（ＴＢＵＳ）２０、制御バス（ＣＢＵＳ）２２、および
ＩＡＤＲＢＵＳ２４へ、それぞれのデータボート、アド
レスボート、タグボート、および制御ボートによって接
続されている。ＬＢＵＳ１８およびＩＡＤＲＢＵＳ２４
は透明ラッチ２６によって結合されている。
よびメモリインターフェイス１４がデータバス（ＤＢＵ
Ｓ）１６、低アドレスバス（ＬＢＵＳ）１８、タグバス
（ＴＢＵＳ）２０、制御バス（ＣＢＵＳ）２２、および
ＩＡＤＲＢＵＳ２４へ、それぞれのデータボート、アド
レスボート、タグボート、および制御ボートによって接
続されている。ＬＢＵＳ１８およびＩＡＤＲＢＵＳ２４
は透明ラッチ２６によって結合されている。
通常動作において、各サイクル期間中、プロセサ１０は
次のサイクル期間中に処理されるべき与えられた命令の
物理的メインメモリ命令アドレスを発生する。各アドレ
スは高および低アドレスフィールドを有している。低ア
ドレスフィールドはＬＢＵＳ１８上へドライブされ、且
つＩキャッシュ１２のアドレス空間を画定し、各ＬＢＵ
Ｓアドレスはキャッシュ１２の１本のラインをアクセス
する。
次のサイクル期間中に処理されるべき与えられた命令の
物理的メインメモリ命令アドレスを発生する。各アドレ
スは高および低アドレスフィールドを有している。低ア
ドレスフィールドはＬＢＵＳ１８上へドライブされ、且
つＩキャッシュ１２のアドレス空間を画定し、各ＬＢＵ
Ｓアドレスはキャッシュ１２の１本のラインをアクセス
する。
ＬＢＵＳ１８上のアドレスによってアクセスされたキャ
ッシュ１２内のメモリ位置において格納されるキャッシ
ュラインは、ＴＡＧフィールドおよびＤＡＴＡフィール
ドを有している。このキャッシュはメインメモリよりも
かなり小さく、且つ１組のメインメモリ位置が各キャッ
シュラインヘマップされる。本実施例においては、同一
の低アドレスフィールドを有する全てのメインメモリ位
置は、低アドレスフィールド内のビットによってアクセ
スされるキャッシュラインヘマップされる。
ッシュ１２内のメモリ位置において格納されるキャッシ
ュラインは、ＴＡＧフィールドおよびＤＡＴＡフィール
ドを有している。このキャッシュはメインメモリよりも
かなり小さく、且つ１組のメインメモリ位置が各キャッ
シュラインヘマップされる。本実施例においては、同一
の低アドレスフィールドを有する全てのメインメモリ位
置は、低アドレスフィールド内のビットによってアクセ
スされるキャッシュラインヘマップされる。
キャッシュライン内に格納されるワードを個別的に識別
するために、ワードアドレスの高次ビットがキャッシュ
ラインのＴＡＧフィールド内に格納される。
するために、ワードアドレスの高次ビットがキャッシュ
ラインのＴＡＧフィールド内に格納される。
キャッシュラインがＬＢＵＳ１８上の低アドレスフィー
ルドによってアクセスされると、ＴＡＧフィールドがＴ
ＢＵＳ２０上に配置され、且つそのデータフィールドが
ＤＢＵＳ１６上に配置される。ＴＡＧフィールドがプロ
セサ１０によって発生されるアドレスの高アドレスフィ
ールドと一致すると、プロセサ１０によって発生される
メインメモリアドレスによりアドレスされる参照命令が
該キャッシュから読取られたラインのデータフィールド
内に包含される。ＴＡＧフィールドが一致しない場合、
参照命令はキャッシュ内に格納されずキャッシュミスが
発生する。
ルドによってアクセスされると、ＴＡＧフィールドがＴ
ＢＵＳ２０上に配置され、且つそのデータフィールドが
ＤＢＵＳ１６上に配置される。ＴＡＧフィールドがプロ
セサ１０によって発生されるアドレスの高アドレスフィ
ールドと一致すると、プロセサ１０によって発生される
メインメモリアドレスによりアドレスされる参照命令が
該キャッシュから読取られたラインのデータフィールド
内に包含される。ＴＡＧフィールドが一致しない場合、
参照命令はキャッシュ内に格納されずキャッシュミスが
発生する。
キャッシュミスの場合、高および低フィールドを有して
おり、プロセサ１０によって発生されるメインメモリア
ドレスが、ＴＢ−ＵＳ２０およびＬＢＵＳ１８を介して
メモリインターフェイス１４へ転送され、且つプロセサ
は停止モードになって命令処理を停止する。この転送さ
れたアドレスは、メインメモリ内のミスした命令の位置
を特定するメインメモリアドレスとして機能する。
おり、プロセサ１０によって発生されるメインメモリア
ドレスが、ＴＢ−ＵＳ２０およびＬＢＵＳ１８を介して
メモリインターフェイス１４へ転送され、且つプロセサ
は停止モードになって命令処理を停止する。この転送さ
れたアドレスは、メインメモリ内のミスした命令の位置
を特定するメインメモリアドレスとして機能する。
メインメモリアドレスがメインメモリインターフェイス
１４において受は取られると、ミスした命令を包含する
１ブロックの命令のページモードアクセスがセットアツ
プされる。該ブロックの境界は予じめ決定されており、
且つ、一般的には、ミスした命令はそのブロックの第一
位置を占有するものではない。メモリ待ち時間期間の後
に、該ブロック内の１個の命令がサイクル毎にメインメ
モリからアクセスされ且つキャッシュ１２へ書き込まれ
る。該ブロックのメインメモリアドレスは、メモリイン
ターフェイス１４によって発生され、且つ各命令アドレ
スの高アドレスビットはキャッシュラインのＴＡＧフィ
ールド内に書き込まれる。
１４において受は取られると、ミスした命令を包含する
１ブロックの命令のページモードアクセスがセットアツ
プされる。該ブロックの境界は予じめ決定されており、
且つ、一般的には、ミスした命令はそのブロックの第一
位置を占有するものではない。メモリ待ち時間期間の後
に、該ブロック内の１個の命令がサイクル毎にメインメ
モリからアクセスされ且つキャッシュ１２へ書き込まれ
る。該ブロックのメインメモリアドレスは、メモリイン
ターフェイス１４によって発生され、且つ各命令アドレ
スの高アドレスビットはキャッシュラインのＴＡＧフィ
ールド内に書き込まれる。
したがって、キャッシュ１２はそのブロックの命令でレ
フィルすなわち再充填される。
フィルすなわち再充填される。
上述した如く、通常、メモリ内の逐次的な位置に格納さ
れる命令は逐次的に処理される。本発明によれば、命令
ブロックが、キャッシュ再充填動作期間中に、メインメ
モリからＤＢＵＳ ］、６へ逐次的に転送される。該ブ
ロック内の命令は、Ｌ ＢυＳ１８上のメインメモリア
ドレスの低ビットによってアドレスされるキャッシュ格
納装置へ書き込まれる。プロセサ１０は、与えられた命
令の前の命令がキャッシュ１２へ書き込まれる間に、レ
フィルすなわち再充填状態となる。
れる命令は逐次的に処理される。本発明によれば、命令
ブロックが、キャッシュ再充填動作期間中に、メインメ
モリからＤＢＵＳ ］、６へ逐次的に転送される。該ブ
ロック内の命令は、Ｌ ＢυＳ１８上のメインメモリア
ドレスの低ビットによってアドレスされるキャッシュ格
納装置へ書き込まれる。プロセサ１０は、与えられた命
令の前の命令がキャッシュ１２へ書き込まれる間に、レ
フィルすなわち再充填状態となる。
ミスした命令がすえられたサイクル期間中にメインメモ
リからＤＢＵＳ１６へ転送される場合、プロセサ１０は
フィックスアップすなわち整理状態となり、１つ与えら
れたサイクル期間中にその命令をロードし、次のサイク
ル期間中の処理の再開のためのｉ１１！備を行う。次い
て、プロセサは命令ストリーム状態となり、その場合、
命令がキャッシュ１２へ書き込まれる一方処理される。
リからＤＢＵＳ１６へ転送される場合、プロセサ１０は
フィックスアップすなわち整理状態となり、１つ与えら
れたサイクル期間中にその命令をロードし、次のサイク
ル期間中の処理の再開のためのｉ１１！備を行う。次い
て、プロセサは命令ストリーム状態となり、その場合、
命令がキャッシュ１２へ書き込まれる一方処理される。
その後に、メインメモリから命令が読取られ、キャッシ
ュ１２へ書き込まれ、１１．一つ該ブロック内の全ての
命令がメインメモリからアクセスされるまで、各引き続
くサイクル期間中にプロセサ１０によって処理される。
ュ１２へ書き込まれ、１１．一つ該ブロック内の全ての
命令がメインメモリからアクセスされるまで、各引き続
くサイクル期間中にプロセサ１０によって処理される。
該ブロック内の最後の命令は、最後のストリームサイク
ル期間中にアクセスされる。
ル期間中にアクセスされる。
更に、最後のストリーム化サイクル期間中に、該プロセ
サは次のサイクルの期間中に処理されるべき命令のアド
レスを発生する。この命令は、別のキャッシュミスが発
生されない限り、該キャッシュからアクセスされる。
サは次のサイクルの期間中に処理されるべき命令のアド
レスを発生する。この命令は、別のキャッシュミスが発
生されない限り、該キャッシュからアクセスされる。
（７たがって、本システムすなわち方式は、後にブロッ
クキャッシュ再充填動作が続いて行われるキャッシュミ
スの場合に必要とされるプロセサ停止に起因する再充填
待ち時間の期間を減少させる。
クキャッシュ再充填動作が続いて行われるキャッシュミ
スの場合に必要とされるプロセサ停止に起因する再充填
待ち時間の期間を減少させる。
本方式の動作をより完全に説明するために以下の用語を
使用する。１サイクルはプロセサ１０にり・Ｉする基本
的な命令処理単位であり、■つ全てのサイクルは稼動（
ラン）又は停止（スト−ル）サイクルの何れかとして類
分けされる。１サイクルの前十期間中に発生するトラン
ズアクション（すなわち種々の動作）はフェイズ１トラ
ンズアクシヨンと呼称され、一方後半期間中に発生ずる
ものはフェイズ２トランズアクションと呼称する。デー
タ転送が発牛するか否かにかかわらず、各稼動サイクル
は、それと関連する命令−データ（ＩＤ）対を有するも
のと考える。
使用する。１サイクルはプロセサ１０にり・Ｉする基本
的な命令処理単位であり、■つ全てのサイクルは稼動（
ラン）又は停止（スト−ル）サイクルの何れかとして類
分けされる。１サイクルの前十期間中に発生するトラン
ズアクション（すなわち種々の動作）はフェイズ１トラ
ンズアクシヨンと呼称され、一方後半期間中に発生ずる
ものはフェイズ２トランズアクションと呼称する。デー
タ転送が発牛するか否かにかかわらず、各稼動サイクル
は、それと関連する命令−データ（ＩＤ）対を有するも
のと考える。
稼動サイクルにおいて前方への進行が行われ、１つ１個
の命令がパイプライン３０から回収される。キャッシュ
１２からの命令が処理される規則的な稼動サイクルに加
えてメインメモリからの命令が処理される場合に再充填
稼動（ストリーム化）サイクルが発生する。
の命令がパイプライン３０から回収される。キャッシュ
１２からの命令が処理される規則的な稼動サイクルに加
えてメインメモリからの命令が処理される場合に再充填
稼動（ストリーム化）サイクルが発生する。
三つのタイプの停止サイクル、すなわち待機（ｗａ ｔ
ｔ） 、再充填（ｒｅｆｉｌｌ）、および整理（ｆｉ
ｘｕｐ）がある。待機サイクル期間中に、キャッシュ動
作は発生しない。メインメモリ読取り期間中に再充填サ
イクルが発牛し、キャッシュ１２の再充填を行うために
使用される。次の稼動サイクルの直前において停止の最
後のサイクル期間中に整理サイクルが発生し、パイプラ
イン３０を再開始するために使用される。
ｔ） 、再充填（ｒｅｆｉｌｌ）、および整理（ｆｉ
ｘｕｐ）がある。待機サイクル期間中に、キャッシュ動
作は発生しない。メインメモリ読取り期間中に再充填サ
イクルが発牛し、キャッシュ１２の再充填を行うために
使用される。次の稼動サイクルの直前において停止の最
後のサイクル期間中に整理サイクルが発生し、パイプラ
イン３０を再開始するために使用される。
プロセサの稼動モードおよび関連するパストランズアク
ションの期間中における命令の処理を第２図を参照しで
説明する。このパイプラインは５段の深さであり、且つ
命令フェッチ、１ノジスタフエツチ、ＡＬＵ、メモリア
クセス、書き戻しくＷｒｉｔｅｂａｃｋ）に区分されて
いる。第２図は、パイプラインの水Ｈ１１方向スライス
を図示しており、５つのサイクル（Ａ−Ｂ）に亘っての
１個の命令の実行を示している。
ションの期間中における命令の処理を第２図を参照しで
説明する。このパイプラインは５段の深さであり、且つ
命令フェッチ、１ノジスタフエツチ、ＡＬＵ、メモリア
クセス、書き戻しくＷｒｉｔｅｂａｃｋ）に区分されて
いる。第２図は、パイプラインの水Ｈ１１方向スライス
を図示しており、５つのサイクル（Ａ−Ｂ）に亘っての
１個の命令の実行を示している。
サイクルＡ１期間中、現在の命令のアドレスが物理的ア
ドレスへ翻訳され１」、っ→Ｊ゛イクルＡ２期間中にＬ
Ｂ Ｕ Ｓ １８へ転送される。キャッジ、２１２か
らアクセスされたラインが、サイクルＢ１期間中に、Ｄ
ＢＵＳ１７およびＴＢＵＳ２０へ転送される。更に、サ
イクル８２期間中、命令仮想アドレスの完全な翻訳が実
施され、且つＴＡＧフィールドが命令アドレスの高次ビ
ットと比較され、該参照がキャッシュ１２をミスしたか
否かを決定する。
ドレスへ翻訳され１」、っ→Ｊ゛イクルＡ２期間中にＬ
Ｂ Ｕ Ｓ １８へ転送される。キャッジ、２１２か
らアクセスされたラインが、サイクルＢ１期間中に、Ｄ
ＢＵＳ１７およびＴＢＵＳ２０へ転送される。更に、サ
イクル８２期間中、命令仮想アドレスの完全な翻訳が実
施され、且つＴＡＧフィールドが命令アドレスの高次ビ
ットと比較され、該参照がキャッシュ１２をミスしたか
否かを決定する。
サイクルＢ２期間中、その命令がデコードされ、■１つ
フェッチされるべき次の命令のアドレスが計算される。
フェッチされるべき次の命令のアドレスが計算される。
この時点において、プログラムが非逐次的アドレスへ分
岐するか否かが分かっている。
岐するか否かが分かっている。
パイプライン処理の残部は標準的なものである。
第３図は、命令ストリーム化を実施するのに必要なプロ
セサ回路のブロック図である。図示した種々のデジタル
要素は、標準的な機能的ユニットであり、それらの内部
回路は本発明にとって重要なものではない。
セサ回路のブロック図である。図示した種々のデジタル
要素は、標準的な機能的ユニットであり、それらの内部
回路は本発明にとって重要なものではない。
第３図において、アドレスユニット（ＡＵ）３０が、内
部低アドレスバス３４によって、翻訳ルックアサイドバ
ッファ（ＴＬＢ）３２へ結合されている。ＴＬＢ３２に
よって発生される物理的アドレスの低アドレスビットが
、物理的アドレス内部低バス（ＴＬ Ｉ Ｂ）４０によ
って、低ラッチ（ＬＬ）３５およびＬＢＵＳｍｕｘ３８
の第２入力端へ転送される。ＬＬ４０の２個のＬＳＢは
、−数比較器４２の第一人力ボートおよびＭＵＸ４３の
第一入力端へ結合されている。カウンタ４４の出力端は
ＭＣ４２の第二人力ボートおよびＭＵＸ４３の第一人力
ボートへ半サイクル遅延要素によって結合されている。
部低アドレスバス３４によって、翻訳ルックアサイドバ
ッファ（ＴＬＢ）３２へ結合されている。ＴＬＢ３２に
よって発生される物理的アドレスの低アドレスビットが
、物理的アドレス内部低バス（ＴＬ Ｉ Ｂ）４０によ
って、低ラッチ（ＬＬ）３５およびＬＢＵＳｍｕｘ３８
の第２入力端へ転送される。ＬＬ４０の２個のＬＳＢは
、−数比較器４２の第一人力ボートおよびＭＵＸ４３の
第一入力端へ結合されている。カウンタ４４の出力端は
ＭＣ４２の第二人力ボートおよびＭＵＸ４３の第一人力
ボートへ半サイクル遅延要素によって結合されている。
ＭＵＸ４３の出力端は、ＭＵＸ３８の第一人力ボートの
ＬＳＢ入力端へ結合されている。Ｌ ！、 ４０のＭＳ
Ｂは、バス４８によって、ＬＢＵＳｍｕｘ３８の第一人
力ボートのＭＳＢ入力端へ結合されている。ＬＢＵＳｍ
ｕｘ３８の出力ボートはＬＢＵＳ１８へ結合されている
♂ フェイズ２トランズアクション期間中に、ＬＢＵＳへの
データキャッシュアドレスの駆動回路は図示していない
。
ＬＳＢ入力端へ結合されている。Ｌ ！、 ４０のＭＳ
Ｂは、バス４８によって、ＬＢＵＳｍｕｘ３８の第一人
力ボートのＭＳＢ入力端へ結合されている。ＬＢＵＳｍ
ｕｘ３８の出力ボートはＬＢＵＳ１８へ結合されている
♂ フェイズ２トランズアクション期間中に、ＬＢＵＳへの
データキャッシュアドレスの駆動回路は図示していない
。
ＴＬＢ３２によって発生された物理的アドレスの高アド
レスビットが物理的アドレス内部高バス（ＰＩＨＢ）５
６によって、第一出力ドライバ５４を介して、高ラッチ
（ＨＬ）５０、ＴＢＵＳｍｕｘ５２の第一入力端、およ
びタグ比較器（ＴＣ）５３の第一入力端へ転送される。
レスビットが物理的アドレス内部高バス（ＰＩＨＢ）５
６によって、第一出力ドライバ５４を介して、高ラッチ
（ＨＬ）５０、ＴＢＵＳｍｕｘ５２の第一入力端、およ
びタグ比較器（ＴＣ）５３の第一入力端へ転送される。
ＨＬ５０の出力端は、ＴＢＵＳｍｕｘ５２の第二人力端
へ結合されている。ＴＢＵＳｍｕｘ５２の出力端は、第
二出力ドライバ５７によってＴＢＵＳ２０へ結合されて
おり、且つＴＣ５３の第二人力端は、第一人力ドライバ
６０によってＴＢＵＳ２０へ結合されている。
へ結合されている。ＴＢＵＳｍｕｘ５２の出力端は、第
二出力ドライバ５７によってＴＢＵＳ２０へ結合されて
おり、且つＴＣ５３の第二人力端は、第一人力ドライバ
６０によってＴＢＵＳ２０へ結合されている。
ＤＢＵＳは、パイプライン制御ユニット（ＰＣＵ）およ
び命令デコーダ６２の入力端へ結合されると共に、実行
ユニッ） （ＥＵ）６４へ結合されている。
び命令デコーダ６２の入力端へ結合されると共に、実行
ユニッ） （ＥＵ）６４へ結合されている。
状態マシン６６は、ＴＣ５８によって発生されるミス信
号、ＭＣ４２によって発生される一致信号、ＣＮ Ｔ
４４ ＋、：よって発生されるＣＮＴ信号、およびメモ
リインターフェイス１４によって発生されるＲｄＢｕｓ
ｙ信号を受は取る。更に、状態マシン６６は、ＡＵ３０
、ＭＵＸ５２、ＰＬＣ６２、ＥＵ６４の制御ボートにお
いて受は取られるＲｕｎ＊信号（Ｒ）を発生し、ＰＬＣ
６２およびＥＵ６４によって受けとられる整備（ｆｉｘ
ｕｐ）信号（ＦＵ）を発生し、ＭＵＸ３８、ＬＬ３６、
ドライバ５２．５４．６０（１サイクル遅延されたＭ
ｅ ｍ Ｒｂ ） 、およびＨＬ５０によって受けとら
れるＭｅｍｏｒｙＲｂ本（ＭＲ）信号を発生する。状態
マシン６６は、更に、Ｆｉｘｕｐ２信号も発生する。
号、ＭＣ４２によって発生される一致信号、ＣＮ Ｔ
４４ ＋、：よって発生されるＣＮＴ信号、およびメモ
リインターフェイス１４によって発生されるＲｄＢｕｓ
ｙ信号を受は取る。更に、状態マシン６６は、ＡＵ３０
、ＭＵＸ５２、ＰＬＣ６２、ＥＵ６４の制御ボートにお
いて受は取られるＲｕｎ＊信号（Ｒ）を発生し、ＰＬＣ
６２およびＥＵ６４によって受けとられる整備（ｆｉｘ
ｕｐ）信号（ＦＵ）を発生し、ＭＵＸ３８、ＬＬ３６、
ドライバ５２．５４．６０（１サイクル遅延されたＭ
ｅ ｍ Ｒｂ ） 、およびＨＬ５０によって受けとら
れるＭｅｍｏｒｙＲｂ本（ＭＲ）信号を発生する。状態
マシン６６は、更に、Ｆｉｘｕｐ２信号も発生する。
ＲｄＢｕｓｙ信号はＣＮＴ４４の制御ボートにおいて受
は取られ、Ｍｉｓｓ（ミス）又はＭｅｍＲｄ信号はＬＬ
およびＨＬ３６および５０の制御ボートで受は取られ、
且つＲｄＢｕｓｙ （半サイクル又はＦｉｘｕｐ２だけ
遅延されている）はＭＵ）Ｅ４３の制御ボ、−トで受は
取られる。
は取られ、Ｍｉｓｓ（ミス）又はＭｅｍＲｄ信号はＬＬ
およびＨＬ３６および５０の制御ボートで受は取られ、
且つＲｄＢｕｓｙ （半サイクル又はＦｉｘｕｐ２だけ
遅延されている）はＭＵ）Ｅ４３の制御ボ、−トで受は
取られる。
第４図は、状態マシン６６に対する状態図である。第４
図において、垂直線は状態遷移を発生する信号を表して
いる。ある状態の場合には、指定した数のサイクルが通
過した後に状態の遷移は自動的に発生する。
図において、垂直線は状態遷移を発生する信号を表して
いる。ある状態の場合には、指定した数のサイクルが通
過した後に状態の遷移は自動的に発生する。
第５図は、キャッシュ再充填および命令ストリーム化動
作に対する本システムの動作を示すタイミング線図であ
る。上に定義した信号の状態を図示することに加えて、
ＸＥｎ＊信号（メインメモリ読取りイネーブル信号）お
よびＩ Ｗ ｒ ＊およびｌＲｄ＊信号（キャッシュ書
込みおよび読取りイネーブル信号）の状態も示しである
。第５図においては以下の記号を使用する。すなわち、
■は命令であり、Ｄはデータであり、＃Ｉは不正確命令
であり、！■は不使用命令である。
作に対する本システムの動作を示すタイミング線図であ
る。上に定義した信号の状態を図示することに加えて、
ＸＥｎ＊信号（メインメモリ読取りイネーブル信号）お
よびＩ Ｗ ｒ ＊およびｌＲｄ＊信号（キャッシュ書
込みおよび読取りイネーブル信号）の状態も示しである
。第５図においては以下の記号を使用する。すなわち、
■は命令であり、Ｄはデータであり、＃Ｉは不正確命令
であり、！■は不使用命令である。
第１図ない１．第５図を参照して、サイクルＦに先行す
る半サイクルにおいて、−７エツチされるべき次の命令
のアト１ノス（読取リアドレス）をＡＵ３０において計
算し２、ＴＬＢ３２によつ゛Ｃ翻訳し、且つＬＢＵＳ１
８へ転送する。
る半サイクルにおいて、−７エツチされるべき次の命令
のアト１ノス（読取リアドレス）をＡＵ３０において計
算し２、ＴＬＢ３２によつ゛Ｃ翻訳し、且つＬＢＵＳ１
８へ転送する。
この場合、キャッシュミスが発生し、１１つサイクルＲ
１期間中、命令＃Ｉがキャッシュ１２からフェッチされ
、丁１・”）ＤＢＵＳ１６へ転送され、方昇Ｉに対する
ＴＡＧフト−ルドがフエ、ツチされｆ−１一つＴＢｔｊ
Ｓへ転送される。この命令のＴＡＧフィ・〜ルドおよび
高アドレスビットがＴＣ５３において比較され１１つ一
致することはなく、［またが・）てミス（Ｍ Ｉ Ｓ
Ｓ） （’６号がＴ Ｃ５−，３によってアリー−１−
すなわも活性化され、［１つミス【７だ命令の読取リア
ドレスをＩ（ＬおよびＬＩ、５０および３６内・＼ラッ
チさせる。
１期間中、命令＃Ｉがキャッシュ１２からフェッチされ
、丁１・”）ＤＢＵＳ１６へ転送され、方昇Ｉに対する
ＴＡＧフト−ルドがフエ、ツチされｆ−１一つＴＢｔｊ
Ｓへ転送される。この命令のＴＡＧフィ・〜ルドおよび
高アドレスビットがＴＣ５３において比較され１１つ一
致することはなく、［またが・）てミス（Ｍ Ｉ Ｓ
Ｓ） （’６号がＴ Ｃ５−，３によってアリー−１−
すなわも活性化され、［１つミス【７だ命令の読取リア
ドレスをＩ（ＬおよびＬＩ、５０および３６内・＼ラッ
チさせる。
サイクルＦ２の期間中、次の命令！■のアドレスが計算
されＪ］−′）ＬＢＵＳ１８へ転送されＳ。
されＪ］−′）ＬＢＵＳ１８へ転送されＳ。
サイクルＧ１において、状態マシンはミス信号に応答し
て停止状態となる。１−７たがって、Ｒｕｎ＊が不活性
状態とされ且つＭ ｅ ｍ Ｒｄ ＊が活性状態とされ
る。更に、メモリインターフェイス１４がＲｄ Ｂ ｕ
ｓ ｙを活性状態とさせ、メモリ待ち時間期間中停止
１゛状態を維持する。Ｍ ｅ ｍ Ｒｄ ＊を活性状・
態とさせると、ＭＵＸ３８をその最初の入力端をＬ Ｂ
Ｕ Ｓ ｉ ８へ結合さぜ、その際に読取リアドレス
のラッチされたＮ１５Ｂ低ピツｊ・をＬ Ｂ Ｕ Ｓへ
転送さぜる。又、Ｒｄ Ｂ ｕ ｓ ｙが活性状態とさ
れるので、ＭＬＪＸ３８および４′うば、読取りアト１
／スのラッチされた１、 Ｓ Ｂ （１１；ビットを■
、ＢＵＳへ結合させる。更に、キャッシュから）Ｊ、ツ
チされる命令！ＩがＤＢＵＳ １６およびＴ Ｂ Ｕ
Ｓ ２ （１上に存在する。更に、Ｒ１，、Ｊ ｒ＋
＊を不活性状態とさｌると、、ＭＵＸ５２はＨＬ ５１
１）の出力端を第二出力ドライバ５１の入力端・＼結合
させる。
て停止状態となる。１−７たがって、Ｒｕｎ＊が不活性
状態とされ且つＭ ｅ ｍ Ｒｄ ＊が活性状態とされ
る。更に、メモリインターフェイス１４がＲｄ Ｂ ｕ
ｓ ｙを活性状態とさせ、メモリ待ち時間期間中停止
１゛状態を維持する。Ｍ ｅ ｍ Ｒｄ ＊を活性状・
態とさせると、ＭＵＸ３８をその最初の入力端をＬ Ｂ
Ｕ Ｓ ｉ ８へ結合さぜ、その際に読取リアドレス
のラッチされたＮ１５Ｂ低ピツｊ・をＬ Ｂ Ｕ Ｓへ
転送さぜる。又、Ｒｄ Ｂ ｕ ｓ ｙが活性状態とさ
れるので、ＭＬＪＸ３８および４′うば、読取りアト１
／スのラッチされた１、 Ｓ Ｂ （１１；ビットを■
、ＢＵＳへ結合させる。更に、キャッシュから）Ｊ、ツ
チされる命令！ＩがＤＢＵＳ １６およびＴ Ｂ Ｕ
Ｓ ２ （１上に存在する。更に、Ｒ１，、Ｊ ｒ＋
＊を不活性状態とさｌると、、ＭＵＸ５２はＨＬ ５１
１）の出力端を第二出力ドライバ５１の入力端・＼結合
させる。
サイクルＧ２において、ＤＢＵＳ１６がトライステート
状態とされ、ＲつＭ ｅ ｍ Ｒｄ ＊信号の遅延され
た活性化に応答して、第二出力ドラ・イバ５７が、ＨＬ
５０の出力端をＴ Ｂ Ｕ Ｓ ２０へ結合させる。し
たが−１で、読取りアト１／スの高および低ビットは、
メモリインターフェイス１４へ転送され、それはメイン
メモリからの命令ブロックのベージモードアクセスをセ
ットアツプする。
状態とされ、ＲつＭ ｅ ｍ Ｒｄ ＊信号の遅延され
た活性化に応答して、第二出力ドラ・イバ５７が、ＨＬ
５０の出力端をＴ Ｂ Ｕ Ｓ ２０へ結合させる。し
たが−１で、読取りアト１／スの高および低ビットは、
メモリインターフェイス１４へ転送され、それはメイン
メモリからの命令ブロックのベージモードアクセスをセ
ットアツプする。
サイクルＤｉないり、Ｈｌの期間中、停止１（スト−ル
）状態がメモリ持重時間に起因して維１Ｓされる。サイ
クルＨ１の期間中、ＲｄＢｕｓｙが不活性状態とされ［
１つカウンタが開始される。カウンタは、次の４サイク
ルに亘って活性化されるべきブロックの低アト１／スの
二４個のＬ Ｓ Ｂを発牛号る。。
）状態がメモリ持重時間に起因して維１Ｓされる。サイ
クルＨ１の期間中、ＲｄＢｕｓｙが不活性状態とされ［
１つカウンタが開始される。カウンタは、次の４サイク
ルに亘って活性化されるべきブロックの低アト１／スの
二４個のＬ Ｓ Ｂを発牛号る。。
サイクルＲ２期間中ＲｄＢｕＳｙの非活性化状態に応答
して、半サイクルたけ遅延され“ＣＭ １．Ｊ Ｘ３９
は、、ＣＮＴ出力（００）をＬ Ｂ Ｕ Ｓ ｉ ８の
Ｌ５Ｂ ＬＴ Ｓラインへ転送する。これは、！０のア
ドレスであり、そのブロック内の最初の命令は該メ七り
からアクセスさせる。ＨＬ５０からのう・ソチされた高
次読取りアトｌメスビットは、ＴＢＵＳ上を転送されて
、１０の全メインメモリアドレスを与える。
して、半サイクルたけ遅延され“ＣＭ １．Ｊ Ｘ３９
は、、ＣＮＴ出力（００）をＬ Ｂ Ｕ Ｓ ｉ ８の
Ｌ５Ｂ ＬＴ Ｓラインへ転送する。これは、！０のア
ドレスであり、そのブロック内の最初の命令は該メ七り
からアクセスさせる。ＨＬ５０からのう・ソチされた高
次読取りアトｌメスビットは、ＴＢＵＳ上を転送されて
、１０の全メインメモリアドレスを与える。
−Ｌ述したごとく、ミスＬ、た命令は、ブロック内の最
初のアドレス（Ｎｏ）に必ずしも対応するものではない
。ＣＮＴ４４がブロック内のワードのＬＳＢを発生する
とこれらのｉ、 Ｓ ＢはＭ Ｃ４２Ｌ：おいてＬＬ３
６においてラッチされた読取リアドレスのｉ、 Ｓ Ｂ
と比較される。これらのビットが一致すると、ＭＣ４２
は一致信号を活性化させる。
初のアドレス（Ｎｏ）に必ずしも対応するものではない
。ＣＮＴ４４がブロック内のワードのＬＳＢを発生する
とこれらのｉ、 Ｓ ＢはＭ Ｃ４２Ｌ：おいてＬＬ３
６においてラッチされた読取リアドレスのｉ、 Ｓ Ｂ
と比較される。これらのビットが一致すると、ＭＣ４２
は一致信号を活性化させる。
本実施例においては、ブロックの二番］］のアドレス■
１に対し゛Ｃキャッシュミスが発で１”したものと仮定
する。
１に対し゛Ｃキャッシュミスが発で１”したものと仮定
する。
ザイクルＪ１明間中、ＣＮ Ｔ’ ４４は■１に対する
アドレスのＬ Ｓ Ｂを発生し、したがって、ＭＣ４２
の両方の入力端におけるビットは整合し、１１つ・一致
信号が活性化へれる。
アドレスのＬ Ｓ Ｂを発生し、したがって、ＭＣ４２
の両方の入力端におけるビットは整合し、１１つ・一致
信号が活性化へれる。
ザ・ｆクルＪ２期間中、１１に対ずろ低アドレスがＬＢ
ＵＳ１８上にある。
ＵＳ１８上にある。
サイクルに１明間中、状態マシン６６が一致信号に応答
してフィックスアップすなわち整理状態となる。、整理
信号が活性化されて、Ｉ’Ｌ、Ｃ６２をして１１をパイ
プライン内に転送さ軒る。
してフィックスアップすなわち整理状態となる。、整理
信号が活性化されて、Ｉ’Ｌ、Ｃ６２をして１１をパイ
プライン内に転送さ軒る。
サイクルに２期間中、整理信号に応答してＭＵ３０が、
１１に続く次の命令のアドレスを計算する。カウンタが
、ＬＳＢを発生をして、ブロックＩ３内の三番目の命令
をアクセスする。
１１に続く次の命令のアドレスを計算する。カウンタが
、ＬＳＢを発生をして、ブロックＩ３内の三番目の命令
をアクセスする。
サイクルＬ１において、状態マシン６６が、一致信号の
活性化に応答してストリーム状態となる。
活性化に応答してストリーム状態となる。
Ｒｕｎ＊信号が再度活性化されて、パイプラインをスタ
ートさせ、且つ命令がメインメモリからフェッチされる
に従いその命令の処理を開始する。
ートさせ、且つ命令がメインメモリからフェッチされる
に従いその命令の処理を開始する。
Ｒｕｎ＊信号が、ＭＵＸ５２をしてＰＩＨＢ５６をＴＢ
ＵＳへ結合させる。したがって、Ｉ２に対する高アドレ
スビットが、ＴＬＢからＴＢＵＳへ転送され、且つＬＢ
ＵＳ １８上のビットによりキャッシュラインアドレス
のＴＡＧフィールド内に書き込まれる。更に、ＣＮＴが
そのブロック内の命令のカウントアウトを完了する。
ＵＳへ結合させる。したがって、Ｉ２に対する高アドレ
スビットが、ＴＬＢからＴＢＵＳへ転送され、且つＬＢ
ＵＳ １８上のビットによりキャッシュラインアドレス
のＴＡＧフィールド内に書き込まれる。更に、ＣＮＴが
そのブロック内の命令のカウントアウトを完了する。
サイクルＭ１においてＭ ｅ ｍ Ｒｄ ＊信号が、Ｃ
ＮＴ４４に応答して非活性化状態とされ、該ブロック内
の最後のアドレスをカウントアウトする。
ＮＴ４４に応答して非活性化状態とされ、該ブロック内
の最後のアドレスをカウントアウトする。
ブロックＩ３内の最後の命令がＤＢＵＳ１６上に置かれ
、且つＩ３のラッチされた高次アドレスビットがデータ
バス上に駆動される。
、且つＩ３のラッチされた高次アドレスビットがデータ
バス上に駆動される。
サイクルＭ２期間中、Ｉ３がデコードされ、且つ次の命
令！に対するアドレスがＡＵ３０において計算される。
令！に対するアドレスがＡＵ３０において計算される。
Ｍ ｅ ｍ Ｒｄ ＊の非活性化によりＭＵＸ３８をし
てこの計算されたアドレスの低アドレスビットをＬＢＵ
８１８へ結合させる。
てこの計算されたアドレスの低アドレスビットをＬＢＵ
８１８へ結合させる。
サイクルＮ１期間中、Ｍｅｒｒ＋Ｒｄ＊の非活性化から
１サイクルの遅延の後に、ランすなわち稼動状態となる
。ドライバ５４．５７．６０が、発生されたアドレスの
ＴＡＧフィールドおよび高アドレスビットの比較を再開
始させる。次いで、第２図に関して上に説明したごとく
動作が継続して行われる。
１サイクルの遅延の後に、ランすなわち稼動状態となる
。ドライバ５４．５７．６０が、発生されたアドレスの
ＴＡＧフィールドおよび高アドレスビットの比較を再開
始させる。次いで、第２図に関して上に説明したごとく
動作が継続して行われる。
動作について説明すると、ストリーム化期間中に分岐命
令を処理する高い蓋然性がある。１１が分岐命令である
と、そのブロック内の次の命令Ｉ２は実行されるべき次
の命令ではない。しかしながら、キャッシュ１２が命令
のブロック全体で再充填されることが必要とされる。
令を処理する高い蓋然性がある。１１が分岐命令である
と、そのブロック内の次の命令Ｉ２は実行されるべき次
の命令ではない。しかしながら、キャッシュ１２が命令
のブロック全体で再充填されることが必要とされる。
この場合に、サイクルに１期間中、ＡＵ３０が１１によ
って特定される次の命令のアドレスを計算し、分岐が発
生したことを決定し、且つ分岐信号を発生する。この分
岐信号は状態マシン６６を再度再充填状態とさせ、且っ
Ｒｕｎ＊信号を非活性状態とさせ、ＰＬＣ６２、ＥＵ６
４を停止させ、且・つＭＵＸ５２をして、ＨＬ５０内の
ラッチされた高読取りアドレスビットをＴＢＵＳ２０へ
再結合させる。
って特定される次の命令のアドレスを計算し、分岐が発
生したことを決定し、且つ分岐信号を発生する。この分
岐信号は状態マシン６６を再度再充填状態とさせ、且っ
Ｒｕｎ＊信号を非活性状態とさせ、ＰＬＣ６２、ＥＵ６
４を停止させ、且・つＭＵＸ５２をして、ＨＬ５０内の
ラッチされた高読取りアドレスビットをＴＢＵＳ２０へ
再結合させる。
次いで、サイクルＬおよびＭ期間中、再充填が継続して
行われ、且つＬ２期間中、カウンタがカウントアウトし
且つ再充填状態からの整理状態への遷移を発生させ、且
つＦｔｘｕｐ２信号を発生させる。したがって、ＭｔＪ
Ｘ４３はＬＬ３６内のラッチ−された低アドレスビット
をＬＢＵＳへ結合させ、したがって１１に対する低アド
レスが、サイクルＭ２期間中、ＬＢＵＳ上へ駆動され、
その命令がＮ１期間中、データバス上へフェッチされ、
且つ次の命令に対するアドレスがＮ２期間中計算される
。次いで、次のサイクル期間中に、稼動状態となる。
行われ、且つＬ２期間中、カウンタがカウントアウトし
且つ再充填状態からの整理状態への遷移を発生させ、且
つＦｔｘｕｐ２信号を発生させる。したがって、ＭｔＪ
Ｘ４３はＬＬ３６内のラッチ−された低アドレスビット
をＬＢＵＳへ結合させ、したがって１１に対する低アド
レスが、サイクルＭ２期間中、ＬＢＵＳ上へ駆動され、
その命令がＮ１期間中、データバス上へフェッチされ、
且つ次の命令に対するアドレスがＮ２期間中計算される
。次いで、次のサイクル期間中に、稼動状態となる。
したがって、本システムは、例えば分岐などのストリー
ム遮断事象が発生しないかぎり、ストリーム状態に止ど
まる。しかしながら、ストリーム遮断が発生すると、キ
ャッシュ１２の再充填が完了される。
ム遮断事象が発生しないかぎり、ストリーム状態に止ど
まる。しかしながら、ストリーム遮断が発生すると、キ
ャッシュ１２の再充填が完了される。
任意分岐の結果としてストリーム化が開始すると、目標
アドレスがブロックに亘って一様に分布される。しかし
ながら、キャッシュ１２内に格納されているブロックを
介１−での実行の結果としてキャッシュミスが発生する
と、目標アドレスはそのブロック内の最初のアドレスで
ある。実際上、ミスアドレスはその時間のブロック７０
％における最初のアドレスである。したがって、再充填
待ち時間が減少される。
アドレスがブロックに亘って一様に分布される。しかし
ながら、キャッシュ１２内に格納されているブロックを
介１−での実行の結果としてキャッシュミスが発生する
と、目標アドレスはそのブロック内の最初のアドレスで
ある。実際上、ミスアドレスはその時間のブロック７０
％における最初のアドレスである。したがって、再充填
待ち時間が減少される。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。特に、上述し
た実施例においては直接マツプ型命令キャッシュを使用
している。しかしながら、本発明の原理はキャッシュ再
充填アルゴリズムを使用する関連マツプ型キャッシュへ
適用することも可能である。更に、特定のタイミングお
よび制御信号は、特定の使用される処理状況において変
化させることが可能である。
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。特に、上述し
た実施例においては直接マツプ型命令キャッシュを使用
している。しかしながら、本発明の原理はキャッシュ再
充填アルゴリズムを使用する関連マツプ型キャッシュへ
適用することも可能である。更に、特定のタイミングお
よび制御信号は、特定の使用される処理状況において変
化させることが可能である。
【図面の簡単な説明】
第１図はブロセザ制御型インターフＪイスの高レベルブ
ロック図、第２図はパイプラインの水平方向スライスを
図示したタイミング線図、第３図は好適実施例におりる
プロセサ制御回路の詳細なブロック図、第４図は状態線
図、第５図はキャッシュ再充填および命令ストリーム化
動作を図示したタイミング線図である。 （符号の説明） １０：プロセサ １２：命令キャッシュ １４：メモリインターフェイス １６：データパス １−８：低アト１／スバス ２０ ： ＴＡＧバス ２２：制御バス ２４ニ ＩＡＤＲＢＵＳ
ロック図、第２図はパイプラインの水平方向スライスを
図示したタイミング線図、第３図は好適実施例におりる
プロセサ制御回路の詳細なブロック図、第４図は状態線
図、第５図はキャッシュ再充填および命令ストリーム化
動作を図示したタイミング線図である。 （符号の説明） １０：プロセサ １２：命令キャッシュ １４：メモリインターフェイス １６：データパス １−８：低アト１／スバス ２０ ： ＴＡＧバス ２２：制御バス ２４ニ ＩＡＤＲＢＵＳ
Claims (1)
- 【特許請求の範囲】 １、プロセサと命令キャッシュとメインメモリとを有し
ており１サイクルが前記プロセサの基本的命令処理単位
であるプロセサインターフェイスにおいて、キャッシュ
ミスの場合に前記命令キャッシュ内の１ブロックの命令
を置換する方法において、特定の参照した命令に対する
メモリ参照を与え、前記参照した命令が前記キャッシュ
内に格納されているか否かを決定し、前記参照が前記キ
ャッシュ内に格納されている場合には前記キャッシュか
ら前記参照した命令を読取り、前記参照が前記キャッシ
ュ内に格納されていない場合には前記メモリから１ブロ
ックの命令をアクセスし、与えられたサイクル期間中に
メインメモリから前記参照した命令を読取り、前記与え
られたサイクル期間中に前記参照した命令を前記キャッ
シュへ書込み、前記与えられたサイクル期間中に前記参
照した命令を前記プロセサへロードする、上記各ステッ
プを有することを特徴とする方法。 ２、キャッシュおよびメインメモリへのプロセササポー
ト型インターフェイスにおいて、前記プロセサがパイプ
ラインにおける各命令に対し１個のパイプライン段を同
時的に実行するための多段パイプラインを有しており、
且つ１サイクルが前記プロセサに対する基本的命令処理
単位であって、命令参照が前記キャッシュをミスした場
合にメインメモリ読取りおよびキャッシュレフィル動作
を実行する方法において、前記キャッシュミスに続く第
一サイクル期間中にパイプライン停止を開始して前記パ
イプラインにおける命令の処理を停止し、メインメモリ
ブロック読取り動作を開始し、前記メインメモリから１
ブロックの命令を読取り、前記ブロックは前記参照した
命令を有しており、前記読取りステップがメモリ待ち時
間間隔だけ前記開始ステップから遅延され、前記ブロッ
ク内の命令が引き続くメインメモリアクセスサイクル期
間中に逐次的に読取られ、且つ前記参照された命令が与
えられたメインメモリアクセスサイクル期間中にメイン
メモリから読取られ、前記命令がメインメモリから読取
られるメインメモリアクセスサイクル期間中に前記ブロ
ックにおける各命令を前記キャッシュへ書込むことによ
り前記キャッシュを再充填し、前記与えられたメインメ
モリサイクル期間中に整理動作を開始して前記参照した
命令を前記パイプライン内へロードし、前記与えられた
メインメモリアクセスサイクルに続く前記メインメモリ
アクセスサイクル期間中に前記パイプライン停止を終了
させて前記パイプラインを再開始すると共に前記参照し
た命令に続くブロック内の命令が持続のメインメモリア
クセスサイクル期間中にメインメモリから読取られて処
理することを再開始し、最後のメインメモリアクセスサ
イクル期間中に前記ブロック内の最後の命令に続く第一
の非ブロック命令を参照し、前記最後のメインメモリア
クセス命令に続くサイクル期間中に前記第一の非ブロッ
ク命令を処理する、上記各ステップを有することを特徴
とする方法。 ３、プロセサと、命令キャッシュと、メモリインターフ
ェイスとを有するＣＰＵにおいて、キャッシュをミスす
る任意アドレスへの分岐の場合に必要とされるキャッシ
ュ再充填動作に起因する待ち時間を減少する方法におい
て、メモリからの前記キャッシュのブロック再充填動作
を開始し、メモリから前記ブロックを読取るために前記
ブロックの逐次的再充填アドレスを発生し、前記発生さ
れた再充填アドレスを前記任意アドレスと比較して前記
アドレスが同一である場合に一致信号を発生し、前記一
致信号に応答して前記一致信号の発生に続いて前記命令
の同時的な実行および再充填を開始し、前記ブロック内
の前記命令の逐次的実行を阻止する遮断条件の発生をモ
ニタし、前記再充填動作を継続している間に遮断条件が
発生すると前記ブロック内の命令の実行を中止する、上
記各ステップを有することを特徴とする方法。 ４、プロセサと命令キャッシュとメモリインターフェイ
スとを有するＣＰＵにおいて、キャッシュをミスする任
意アドレスへの分岐の場合に必要とされるキャッシュ再
充填動作に起因する待ち時間を減少させる方式において
、メモリからキャッシュのブロック再充填動作を開始す
る手段、メモリからのブロックを読取るために前記ブロ
ックの逐次的再充填アドレスを発生する手段、前記発生
された再充填アドレスを前記任意アドレスと比較し且つ
前記アドレスが同一である場合に一致信号を発生する手
段、前記一致信号に応答し前記一致信号の発生に続いて
前記命令の同時的実行および再充填を開始する手段、前
記ブロック内の命令の逐次的実行を阻止する遮断条件の
発生をモニタする手段、前記再充填動作を継続中に遮断
条件が発生すると前記ブロック内の命令の実行を中止す
る手段、を有することを特徴とする方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US255,791 | 1988-10-11 | ||
| US07/255,791 US5027270A (en) | 1988-10-11 | 1988-10-11 | Processor controlled interface with instruction streaming |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224023A true JPH02224023A (ja) | 1990-09-06 |
Family
ID=22969883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1263130A Pending JPH02224023A (ja) | 1988-10-11 | 1989-10-11 | 命令ストリーム機能を有するプロセサ制御型インターフェイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5027270A (ja) |
| JP (1) | JPH02224023A (ja) |
| KR (1) | KR970008187B1 (ja) |
| CA (1) | CA1332248C (ja) |
| DE (1) | DE3933849A1 (ja) |
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- 1989-10-10 DE DE3933849A patent/DE3933849A1/de not_active Ceased
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