JPS6354632A - 電子計算機の命令先読み制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機の命令読出し制御方式に係り、特に
バッファメモリを備えた電子計算機におけるバッファメ
モリから命令の先読み制御方式に関する。

〔従来の技術〕

電子計算機における処理の高速化の一つの方法としてバ
ッファ記憶方式がある。これはメインメモリ上の命令あ
るいはデータの一部の写しを高速バッファメモリに格納
しておき、所望の命令あるいはデータをバッファメモリ
から読み出すというものである。なお、目的の命令ある
いはデータがバッファメモリに存在しない場合は、メイ
ンメモリからバッファメモリへブロック転送が行われる
。

電子計算機における処理の高速化の他の方法としては命
令の先読み方式があるが、上記バッファメモリを備えた
電子計算機では、命令の先読みはバッファメモリに対し
て行われる。この種合金の先読み方式の従来技術につい
ては、例えば「日経エレクトロニクスＪ　１９７９年１
２月２４日号の１０４〜１３０頁に”ＬＳＩ技術の助け
を借りてパイプライン方式を強化した最高速の商用汎用
コンピュータ”と題して記載されている。

〔発明が解決しようとする問題点〕

従来の命令先読み方式においては、上記文献にも見られ
るように、多くのレジスタ、バッファメモリの半サイク
ル切替え制御、複雑な制御等が必要であり、コスト、開
発の難しさの問題があった。

本発明の目的は、少ない金物量、簡単な制御で性能のよ
い命令の先読み制御を実現しようとするものである。

〔問題点を解決するための手段〕

本発明は、バッファメモリから命令を読出すに際し、バ
ッファメモリ上に該命令がない場合にはブロック転送を
起動するタイプＡと、該命令がない場合にはブロック転
送を起こさずに無効となるタイプＢの二つの命令読出し
アクセス形式を設け、命令読出しの対象命令よりも先行
する命令が処理中のときはタイプＢの読出しを行い、先
行命令がないときの命令読出しではタイプＡの読出しを
行い、タイプＡの読出しのブロック転送ではブロック転
送完了前でも所望データの届いた時点で命令ステージを
起動し、該ブロック転送終了時点でも該命令の命令全体
が読出されていなければ、再度、タイプＡの命令読出し
を起動する。

〔作　用〕

先行制御中は処理中のオペランドのバッファメモリ・ア
クセスの間隙をぬってタイプＢを発行することにより、
実行中の命令処理に乱れを与えないようにする。一方、
先行制御が乱れて、次に実行すべき命令が命令バッファ
に取込まれていないときにはタイプＡを発行して命令の
ブロック転送を行うようにし、該命令ブロック転送処理
中は、所望の命令が転送されてきた時点が命令ステージ
を起動する。これにより、少ない金物量、簡単な制御で
性能のよい命令読出し処理が実現する。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明の一実施例のブロック図を示す。

図で１はメインメモリ、２はメインメモリ１の写しを格
納する高速アクセスタイムのバッファメモリ（ＢＳ）、
３はＢＳ２の登録アドレスを保持するアドレスアレイ（
ＡＡ）　、４と５は共に８バイトの命令バッファレジス
タ　（Ｉ　ＢＲＡ、Ｉ　ＢＲＢ）、６と７はＩＢＲＡ４
とＩＢＲＢ５の有効性表示子（ＩＢＶＡ、ＩＢＶＢ）で
ある。８は命令切出し回路、１６は命令切出しポインタ
（ＩＰ）、９は切出した命令を保持する４バイトの命令
レジスタ（ＩＲ）である。１０は命令アドレスレジスタ
（ＮＩＡ）、１１は命令読出しアドレスを計算するイン
フレメンタ　（ＩＮＣＡ）、１２はＮｌＡｌ０を更新す
るインフレメンタ（ＩＮＣ，Ｂ）を示す。

１４はオペランドアドレスレジスタ（ＡＤＨ）である。

１７はオペランドアドレス制御回路である。

５０は命令処理の制御を司どる制御回路（Ｉ　ＣＴＬ）
を、５１はＡＡ３．ＢＳ２の制御を行う制御回路（ＢＣ
ＴＬ）を示す。７０は命令のブロック転送下でデコード
成功の表示子（ＴＳ）である。

次に、動作を第２図により説明する。第２図（イ）は４
バイト長の命令がメインメモリ１に入っている状態を示
す。この写しがＢＳ２にも入っており、該アドレスがＡ
Ａ３に登録されている。

いま、命令アドレスがＮｌＡ１０に、初期値として１０
０番地をセットして、命令実行スタートがかＮっだ場合
について説明する。

初期状態は、ＩＢＶＡ６．ＩＢＶＢ７が共に“０”であ
る。即ち、Ｉ’ＢＲＡ４．ＩＢＲＢ５が共に空状態であ
る。スタート指示で、第２図（ハ）の命令読出しステー
ジ■が起動される。即ち、ＩＣＴＬ５０にて、ＮＩＡＬ
Ｏ（７）内容（１００番地が入っている）をＩＮＣＡＩ
Ｉにて第２図（ロ）の加算（本ケースはＮ　Ｉ　Ａ十〇
）を行い、このアドレス（１００番地）をセレクタ１５
を経由して、線２２にてＡＡ３に送る制御を行う。これ
と同時に、ＩＣＴＬ５０７！１１らＢＣＴＬ５１に制御
線６０にて、命令読出し指示（ＡＩ指示）が出される。

これを受けて、ＢＣＴＬ５１では該アドレスにてＡＡ３
の参照を行う。また、アドレス線２２の８バイト単位で
の偶・奇を示すビット値をフリップフロップＩＦＰ１３
にセットしておく、（本ケースでは、１００番地ゆえ、
ＩＦＰ１３は“０″になる。） 以上が、第２図（ハ）の第１サイクル■のＡＩステージ
の動作である。次サイクル■では、ＬＩステージの動作
を行う、このステージでは、ＩＣＴＬ５ｏからＢＣＴＬ
５１に、ＬＩステージの指示が出される。これを受けた
ＢＣＴＬ５１では、ＡＩステージでのＡＡ３の参照結果
に基づいて、１００番地がＡＡ３に登録されていれば、
ＢＳ２から該命令を８バイト読出して、ＩＢＲＡ４及び
ＩＢＲＢ５に送る。同時に、ＩＣＴＬ５０に、線６１を
通じてその旨の報告を行う。これにより、ＩＣＴＬ５１
では、事前にセットしてあったＩＦＰ１３の値（本ケー
スでは“０”）に従い、ＩＢＲＡ４に８バイトのデータ
を取込み、同時にｔＢＶＡ６を１′１”にセットする。

もし、１００番地がＡＡ３に登録されていなければ、Ｂ
ＣＴＬ５１は該アドレスをメインメモリ１に送り、メイ
ンメモリ１からＢＳ２へブロック転送を行う。そして、
アドレスをＡＡ３に登録する。この間、ＢＣＴＬ５１か
らのブロック転送指示で、ＩＣＴＬ５０は動作を一時停
止する。このブロック転送は後で、詳述する。

以上のようにして、ＡＩ−ＬＩステージによりＩＢＲＡ
４に８バイトの命令がセットされる。

一方、スタートと同時に、ＩＣＴＬ５０では、第２図（
ハ）に示すように、サイクル■からのＤステージが起動
される。これは、命令解読ステージであり、ＩＢＲＡ４
．ＩＢＲＢ５から命令切出しポインタＩＰ１６に従って
、命令切出し回路８にて命令（命令（１））を切出して
ＩＲＱにセットし、さらにそのオペランドをアドレス制
御回路１７に送り、この中でオペランドアドレスを算出
し、結果をＡＤＲ１４にセットする。このＤステージは
、サイクル■ではまた命令読出しが成功していないから
Ｄステージ失敗となる。サイクル■でも同様である。そ
して、命令がＩＢＲＡ４に取込みれた後のサイクル■に
てＤステージは成功する。この時、ＩＰ１６は初期状態
Ｉｔ　Ｏｌ＃になっている（１００番地スタートゆえ）
ため、ＩＢＲＡ４の先頭４バイトがＩＲＱに切出されて
セットされる。この切出し後、ＩＰ１６は、命令要分だ
け更新されて′４″がセットされる。

ＩＣＴＬ５０では、サイクル■のＤステージが成功した
ので、サイクル■ではＡステージを起動する。即ち、オ
ペランドアドレスをＡＤＲ１４から、セレクタ１５を経
由してＡＡ３に送る。同時に、ＢＣＴＬ５１にＡ動作を
指示する。ＢＣＴＬ５１では、該アドレスでのＡＡ３の
参照動作を行う。次のサイクル■では、Ｌ動作がＩＣＴ
Ｌ５０からＢＣＴＬ５１に指示され、ＢＣＴＬ５１では
、該アドレスがＡＡ３にあれば、対応するデータをＢＳ
２から読出し、オペランドレジスタ０ＢＲ７０にセット
し、ＡＡ３になければブロック転送処理が行われる。次
のサイクル■では、ＩＣＴＬ５０からマイクロプログラ
ム制御回路に指示が出されて、マイクロプログラムに従
った動作が行われる。

次命令（命令（２））のＤステージはサイクル■でＩＣ
ＴＬ５０にて開始される。これは、命令（１）の命令コ
ードをみて、命令（１）のＥステージが１マシンサイク
ルで完了することを認確して開始するものである。もし
、Ｅが２サイクル以上の命令においては、最終Ｅステー
ジの直前のステージにて−、マイクロプログラムによる
次命令のＤステージ起動がＩＣＴＬ５０に出される。

以上のようにして、次々と命令が処理されていく。命令
（２）のＤステージ成功時に、ＩＢＶＡ６は“０′″に
リセットされる。（ＩＢＲＡ４を使い切った＼め） 一方、命令読出し第２図（ハ）の■、■サイクルのＡＩ
−ＬＩ以降は、以下のように行われる。

即ち、サイクル■の先頭では、まだＤステージが成功し
ていないので、サイクル■にて再度ＡＩステージを起動
する。但し、このときのＩ　ＮＣＡｌ１の動作は第２図
（ロ）に示すように、ＩＢＶＡ６がＺ＃　Ｉ　Ｉ＋のた
め、ＮＩＡ＋８　（即ち、１０８番地）が出力される。

このアドレスにてＡＡ３が参照される。一方、ＩＦＰ１
３は“１”にセットされる。

サイクル■の終りでＤステージ成功状態になると、サイ
クル■ではＬｐ指示がＩＣＴＬ５０からＢＣＴＬ５１に
出される。このＬｐ指示を受けたＢＣ：ＴＬ５１は、Ａ
Ａ３の参照結果で以下の動作を行う。即ち、該アドレス
（１０８番地）が、ＡＡ３上にあれば該当データ（命令
）をＢＳ２を読出して命令バッファに送るが、もしＡＡ
３上になければ何もしない。つまり、ブロック転送を発
生しない。

今、１０８番地がＡＡａ上にあるとすると、ＢＳ２から
読出した８バイトの命令はＩＦＰ１３が１″′のため、
ＩＢＲＢｉに取込まれ、同時によりＶＢ７が“１”にセ
ットされる。

ＮｌＡｌ０は、命令処理のＬステージにて、工Ｎ　ＣＢ
　１２にて、命令長だけ加算される。即ち、１００に４
が加えられ、サイクル■で１０４に更新される。分岐命
令時は、分岐先アドレスがＡＤＲ１４からのパスでＮｌ
Ａｌ０にセットされる。

次にＩＣＴＬ５０にて、Ａステージのサイクル■の次サ
イクル■で次の命令読出しが起動される。

このときは、先行命令（１）のＡ−Ｅステージ中である
ため、ＩＣＴＬ５０にて１次サイクル■でＡｐ指示が出
される。アドレスは第２図（ロ）により１１６である。

これは、先行命令（１）のＥステージが完了していない
ときの命令先取り指示であり、ＡＩステージとの差は、
Ａｐの次ステージは必ずＬｐステージになり、Ａｐステ
ージのＡＡ３の参照の結果、該命令アドレスがＡＡ３に
ないことが判明しても。

次命令（２）のＤステージの成功、不成功に拘らずブロ
ック転送は起動されない。

Ａｐ−Ｌｐは、先行制御用命令先取りとして、第２図（
ハ）の■、■、■、■で起動される。

然るに、命令先取り動作■のＡｐ−Ｌｐをみてみると、
第２図（ロ）に従い、■のＡＩのアドレスは、ＮＩＡ＋
１６、即ち、１０４＋１６＝１２０番地であり、ＩＰ１
６は“０”を指している。Ｌｐステージ（第■サイクル
）でＢＳ２から読出してきた８バイトの命令（アドレス
１２０番地）は、ＩＰ１６が“Ｏ”のため、ＩＢＲＡ４
に取込もうとする。然るに、ＩＢＶＡ６が“１”のまシ
のため、ＩＢＲＡ４には取込めず、読出したデータ（命
令）は捨てられる。

このようにして、第２図（ハ）に示すように命令が処理
されてゆく。

分岐命令での分岐成功のように、命令アドレスがシーケ
ンシャルに更新されない場合は、ＩＢＶＡ６．ＩＢＶＢ
７は共に一担“０”にリセットされた後、新しく読出さ
れた命令がＩＢＲＡ４．ＩＢＲＢ５にセットされる。こ
の読出しは、分岐命令タイプによっては、オペランド読
出しとしてＢＳ２から読出されたデータが、命令読出し
に化かされて、そのま＞　Ｉ　ＢＲＡ４またはＩＢＲＢ
５に取込まれる。詳細は公知の技術につき省略する。

次に、命令先取りＡｐ−Ｌｐで該当アドレスがＡＡａ上
になかった場合について述べる。このときは該命命読出
しは失敗とする。そして、新たにＡｐ−Ｌｐを起動して
も、（オペランドの読出しでのブロック転送で該命令が
同じブロックのために持ってこられる場合を除いて）成
功はしない。

そのうちに、ＩＢＲＡ４．ＩＢＲＢ５上の先取り命令を
使い切ると、第３図（イ）に示すように、命令（２）の
ステージの先行制御を失敗し、命令（１）終了後、改め
て命令読出し■がＡＩ−Ｌ工の形で起動され、命令（２
）がブロック転送により読出されることになる。

ブロック転送では、メインメモリ１から６４バイト（以
下、バイトはＢと略す）がＢＳ２に転送されて書込まれ
る。この時、パス２０を８Ｂとすると、８回に分けて転
送されてくる。従って、データの転送順は、所望の８Ｂ
が一番目に転送されるとき限らない。ブロック転送中は
、所望の８８がＢＳ２に届くまでは、ＩＣＴＬ５０は待
ち状態となる。所望の８Ｂが転送されてくると、ＩＣＴ
Ｌ５０は再び動き出し、命令処理のＤステージを起動す
る。これ以降の処理は、命令アドレスの値、次命令の処
理タイプによる異なってくる。

ブロック転送での所望の８Ｂデータがメモリ１から転送
されてきたとき、該データはＢＳ２に書込まれるとＮも
に、ＩＦＰ１３の値により、ＩＢＲＡまたは、Ｉ　ＢＲ
Ｂ５にも取込まれる。同時にＩＢＶＡ６またはＩ　ＢＶ
Ｂ７がＩｔ　Ｉ　ＩＴにセットされる。この状態にＩＣ
ＴＬ５０は、Ｄステージを起動するが、このＤステージ
が成功（即ち１次命令が全て命令バッファ上に入ってい
る）したときは、このＤステージでＴＳ７０を４１１１
１にセットする。そして、Ａステージを起動する。この
Ａステージでは、オペランドをメモリアクセスする命令
と、オペランドをメモリアクセスしない（例えばレジス
タのデータを用いる）命令とで動作が異なってくる。メ
モリアクセスしない命令では、Ａステージの次にＬステ
ージに入力、引続いてＥステージ（即ち、命令の演算処
理）に入る。そして、この命令処理の裏でＡｐ−Ｌｐが
起動されるが、このＡｐ−Ｌｐ動作は、ブロック転送処
理が完了していなければ無視されて、見かけ上、Ａｐ起
動がなかったかのように（即ち、待ち状態は起きずに）
命令処理は継続されていく。

第３図（イ）を更に詳述する。ＡＩ−ＬＩステージ■に
より、ブロック転送が行われ、データが８Ｂずつ８回転
送されてＢＳ２に書込まれる。

今、所望の８Ｂが、■にて転送されてくると、命令■は
Ｄステージ成功となり、ＴＳ７０を１１１”にセットす
る。このＴＳ７０は、ブロック転送終了時にＫＩ　ＯＩ
Ｔにリセットされる。命令（２）、命令（３）は共にオ
ペランドとしてＢＳ２をアクセスしない命令ゆえ、命令
ステージＤ−Ａ−Ｌ−Ｅと流れるが、命令（４）はオペ
ランドがメモリアクセスを必要とすると、命令（４）の
Ｄステージ終了後に、ブロック転送の完了待ち状態とな
り、命令（３）のＥステージ、命令（４）のＥステージ
が、ブロック転送完了まで持される。ブロック転送が完
了すると、命令（４）のオペランドのＢＳ２アクセスが
Ａ−Ｌステージとして処理され、命令（３）のＥステー
ジも実行される。

また、命令のブロック転送時、所望の８Ｂデータが来て
も、Ｄステージが不成功になるときがある。例えば、デ
コード対象命令が８Ｂ境界をクロスしている場合である
。このときは、所望の８Ｂデータ（これを、ターゲット
アドレスの指す８Ｂと言う）に隣接したアドレス（ター
ゲットアドレス＋８）の指す８Ｂデータが転送されてき
て、これがＩＦＰ１３の指す反対側のＩ−ＢＲＡ４また
はＩＢＲＢ５に取込まれた時点でＤステージが成功とな
る。このＤステージが成功するまで、命令制御ステージ
はＤステージが連続することになる。

第３図（ロ）にこのケースを示す。ブロック転送のデー
タ■で所望の８Ｂが、データ■でターゲットアドレス＋
８のデータが転送されて来たケースである。命令（３）
は、オペランドがＢＳ２ヘアクセスするたる、待ち状態
が発生している。

次に、命令のブロック転送が完了しても、Ｄステージが
成功しない場合を説明する。この場合はデコード対象命
令が６４Ｂ境界をまたがって存在しているケースである
。このケースでは、ブロック転送の完了後、改めてＡＩ
ステージを起動する。

即ち、Ｔａ２Ｏが“Ｏ”のまへ、命令読出しのブロック
転送が終了する場合、終了時のＡＩステージを開始する
。このＡＩ−ＬＩにより、デコード対象命令の未フェッ
チ分がＢＳ２から命令バッファ４または５にフェッチさ
れる。このとき、再び、該当ブロックがＢＳ２の中にな
ければ、ブロック転送が起動される。

次に、分岐命令のターゲット命令（分岐成功時の分岐先
命令）の読出しで、該ブロックがＢＳ２にないときの動
作について述べる。この場合は、分岐命令の完了を待た
ずに分岐命令自身のＡ−Ｌステージ（これは本来、オペ
ランドステージであるが、分岐命令ではターゲット命令
のフェッチ動作となる）にて、ターゲット命令のブロッ
ク転送を行う。第４図（イ）にこの例を示す。分岐命令
の分岐成功、不成功はＬステージにて判定する。

分岐成功で且つ、ターゲット命令がＢＳ２にないと、ブ
ロック転送を起動し、データ■にてターゲット命令がフ
ェッチされると、分岐命令自身のＥステージ及びターゲ
ット命令のＤステージを起動する。

第４図（ロ）には、ターゲット命令がブロック境界をま
たがるケースについて図示しである。この時は、ブロッ
ク転送終了後、改めてターゲットアドレス＋８のアドレ
スにて、ＡＩ−ＬＩステージが起動される。

また、マイクロプログラムで制御するＥステージが１サ
イクルで終らないときは、第５図に示すように、マイク
ロプログラム指示で命令読出し■や、次命令（２）のＤ
ステージが起動される。

本実施例では、命令バッファレジスタは８バイトが２本
としたが、これは任意の構成でも適用できることは明白
である。

また、実行制御は、基本命令処理で２マシンサイクルず
らして次命令を起動するとしたが、これは１マシンサイ
クルまたは３マシンサイクル以上ずらしてもよい。なお
、１マシンサイクルずらす場合、オペランドの読出しが
必要で、且つ：演算サイクルが１マシンサイクルの命令
が連続するとき、バッファメモリは毎サイクルがオペラ
ンド読出しで占有されて、命令先取りアクセスが行われ
ないことになる。しかし、オペランドのバッファメモリ
アクセスが不要な命令（例えば、レジスターレジスタオ
ペランド同士の演算命令）が一つでも現われると、その
Ａ−Ｌステージそのものが、Ａｐ−Ｌｐステージとして
動作させることができる。

上記実施例では、命令のブロック転送のデータは、連続
して転送されるとしたが、これはメモリ構成によっては
途中で途切れることがある。また、所望データは常に先
頭に転送されてくるような構成でも本発明は適用される
ことは明らかである。

また、転送ピッチは１マシンサイクルとしたが、任意の
ピッチで転送する場合でも、またデータ幅、ブロック・
サイズが任意の場合にも、本発明の実施は可能である。

また、ステージはＤ−Ａ−Ｌ−Ｅとしたが、これは任意
でもよい。例えば、ＤはＤ−Ｍと２つのステージ（Ｄは
デコード、Ｍはオペランドアドレス計算）に分けて行い
、次命令とは２ステージずらして流す場合にも適用でき
る。

〔発明の効果〕

以上述べたように、本発明によれば、命令の先取りは、
先行命令のオペランドのメモリアクセスを乱さないよう
に隙間をぬってバッファメモリをアクセスして行い、該
命令がバッファメモリ上にないときはその時点ではブロ
ックを起こさないようにし、次に実行すべき命令が命令
バッファレジスタにないときに初めてブロック転送を開
始し。

命令のブロック転送中に所望データが転送されてきた時
点で命令処理ステージを再開するようにしたので、少な
い命令系レジスタと簡単な制御で、性能の良い命令読出
し処理を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の基本動作を説明する図、第３図は命令のブロック転
送処理の動作を説明する図、第４図は分岐命令の動作を
説明する図、第５図は演算サイクルが１サイクルで終ら
ない場合の動作を説明する図を示す。 １・・・メインメモリ、　　２・・・バッファメモリ、
３・・・アドレス・アレイ。 ４．５・・・命令バッファ、 ６．７・・・命令バッファ有効性表示子、８・・・命令
切出し回路、　９・・・命令レジスタ。 １０・・・命令アドレスレジスタ。 １１・・・アドレスインフレメンタ、 ７０・・・命令のブロック転送下のデコード成功の表示
子。 第　　１　　　図 第　　２　　図 （ハ）

Claims (2)

【特許請求の範囲】
1. （１）バッファメモリを備えた電子計算機において、バ
   ッファメモリから命令を読出すに際し、バッファメモリ
   上に該当命令がない場合にはブロック転送を起動するタ
   イプＡと、該当命令がない場合にはブロック転送を起こ
   さずに無効となるタイプＢの二つの命令読出しアクセス
   をタイプを設け、命令読出しの対象命令よりも先行する
   命令が処理中のときはタイプＢの読出しを行い、先行命
   令がないときの命令読出しではタイプＡの読出しを行い
   、タイプＡの読出しのブロック転送ではブロック転送完
   了前でも所望命令が転送された時点で命令ステージを起
   動し、該ブロック転送終了時点でも該当命令の命令全体
   が読出されていなければ、再度、タイプＡの命令読出し
   を起動することを特徴とする命令読出し制御方式。
2. （２）分岐命令のオペランド読出し処理をタイプＡの命
   令読出しとして処理することを特徴とする特許請求の範
   囲第１項記載の命令読出し制御方式。