JPS62163160A - バス・プロトコルを構成する装置および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明が属する技術分野〕 本発明は、計算システムにおける多数のモジュールによ
り共用されるシステム・バスに対するアクセスを調停し
てこれを行なうバス・プロトコルに関する。特に、本発
明はプロトコル、２よ上パス・プロトコルを実現するた
めの装置に関する。

〔従来の技術およびその問題点〕

１つのシステム・バスを共用する多数のモジュールがあ
る計算システムにおいては、バス上に異なる優先権を有
する各モジュールを提供することは一般的な慣例である
。あるシステムに８いては谷モジュールの優先権が画定
され、別のシステムにおいては、優先権が１つのモジュ
ールから次のモジュールへ送られるトークン受渡しシス
テムが提供される。バス使用の調停を行なうこれらのシ
ステムのいずれにおいても、最上位の優先権を有するモ
ジュールが優先権の低いモジュールを犠牲にしてバス回
線の使用を専有することができる。

このようなバスの専有は、バスに対する最上位の優先権
を有するモジュールによって実行されつつある特定の命
令の重要度の如何に拘らず生じる。

このようなシステムの性能は、低い優先権を有するモジ
ュールにおける重要な命令が実施されるため待機しなけ
ればならない時に犠牲となり得る。

１つのシステム・バスは、アドレス、指令、データおよ
び制御信号をモジュール間に送るだめの回線を有する。

命令はしばしば、その指令によるあるアドレスの送出の
だめのある位相およびデータの送出のだめの位相におい
て与えられる。

従って、データ・バスは、新たな指令がシステムのアド
レス・バス上に送出されつつある時と同時に１つの別の
動作において用いることができる。

従来技術のシステムはしげしげ、あるデータ位相または
命令位相の初めと終りを決定するタスクを計算システム
内のある１つのモジュールに割当てる。このことは、制
御信号が割当てられたバス制御モジュールに対して出入
れされる際システムの速度を低下させる重荷となる傾向
がある。本発明の目的は、バスのアクセス制御を分配す
ることにある。本発明の別の目的は、システムのアドレ
スとシステムのデータ・バスとの間の重複をシステムが
利用できる能力を増大させることにある。

〔問題を解決する手段〕

本発明は、独特なバス・プロトコルを実現する方法およ
び装置に関するものである。本装置は１つのシステム・
バスに対する複数の要求側モジュールヲ含ム。１つのシ
ステム・クロックが、バス上の一連のタロツク・サイク
ルを規定する。各要求側モジュールは、システムの使用
状態にある回線が表明を解除されるあるタロツク・サイ
タルにおいてその要求回線を表明することができる。要
求回路を表明した要求側モジュールは、置先確に従って
バスに対するアクセスを取得する。システム使用中の状
態は、要求側モジュールがその要求回線を表明する時こ
の要求側モジュールによって表明される。このシステム
使用中回線は、１つの要求側モジュールがシステム・バ
ス上のある命令を付勢するため指導する時、この要求側
モジュールによって解放される。エフロツク周期後、こ
の要求側モジュールがその要求回線の表明を解除する。

このシステム使用中信号はワイアドＯＥ回線上に保持さ
れ、この回線はこのように、全て要求側モジュールがシ
ステム使用中回線の付勢を停止した後にのみ表明解除さ
れるのである。

本発明は更に、メモリー・モジュールと、１つの命令の
アドレス位相の間凍結信号を付勢する装置を有する要求
側モジュールとを提供する。この凍結信号は、システム
・バスにおけるアドレス位相を延長する。１つの命令の
データ位相の間、待機信号がメモリー制御装置によって
生成される。

削記凍薪信号はワイアドＯＲ回線によって送られ、また
待機信号はトーテムポール回線上に送られる。

本発明は、システム使用中回線の表明が解除される時そ
の要求回線を表明する全ての要求側モジュールがバスに
対するアクセスを得るため、どの要求側モジュールでも
その優先権の如何に拘らずあるバスに対するアクセスを
取得できる点が有利である。このだめ、高い優先権の要
求側モジュールは、これが単に高い優先権を持つ理由の
みではシステム・バスを専有することができない。本発
明の別の利点は、メモリー・モジュール、要求側モジュ
ールならびにメモリー制御装置に対する凍結信号に制御
を配分することにより可能となる強化された性能にある
。

本発明の他の目的および利点については、図面に関して
本発明の現在望ましい実施態様の以下の記述において明
らかになるであろう。

〔実施例〕

本発明の技術を利用するシステム全体が第１図に示され
るが、同図においては１つ以上の中央処理装置（ＣＰＵ
）　１０がシステム・バス１１を介して１つ以上のＩ　
／　Ｏチャネル制御装Ｍ１７．１つのメモリー制御装置
１９８よび少なくとも１つのメモリー・モジュール１３
と連結されている。

ＣＰＵはデータ・キャッシュ装置１２と命令キャッシュ
装置１４とを含む。望ましい実施態様においては、これ
らのキャッシュ装置は曹放しキャッシュ装置である。各
キャッシュ装置は、システム・バスを使用する個々の必
要を有し、このため各々はバスに対するアクセスを取得
するためのそれ自体の要求側のロジックを有する。Ｉ１
０チャネル制御装置は、外部の入出力装置のＢＭＣ（バ
ースト・マルチプレクサ・チャネル）制御装置２１とＤ
ＣＨ（データ・チャネル）Ｉ１０装置制御装置２２に関
するデータの出入れのため、プログラムサれたＩｌｏ　
１）ＣＨババス５およびＢＭＣバス上６とインターフェ
ースしている。このプログラムでれたＩｌｏ　　ＤＣＨ
バス１５は、本実施態様においては、米国マサチューセ
ッツ州りエストボロー市のＤａｔａ　Ｇｅｎｅｒａ１社
製のＮ０ＶＡ　ＥＣＬＩＰＳＥＲバスである。前記１Ｊ
ｃＨ装置制御装置２２は、ＰＩＯバス１５のみを介して
接続されている。メモリー制御装置１９は７ステム・バ
ス１１上のアクティビティを監視し、メモリー７１−ら
検索てれるデータに現われる訂正し得るエラーを訂正す
ることを受持つ。本システムには、遠隔の診断用プロセ
ッサ２６を介してオペレータ操作パネル２４を取付ける
こともできる。現在望ましい実施態様においては、メモ
リー制御装置１９、遠隔診断プロセッサ２６ｇよび第１
の入出力制御装置１７は全て同じモジュール・ボード上
に形成されている。

この遠隔診断プロセッサ２６は診断ルーチンを稼動し、
オにレータ操作パネルｚ４とインターフェースしている
。

（バス・プロトコル） 全てのモジュールおよびシステム・バスを介シてインタ
ーフェースする個々の要求側モジュールによるシステム
・バスの秩序正しい使用を提供するため、本発明のバス
・プロトコルについて第２図のタイミング図に関して次
に記述する。要求側モジュールは、データ・キャッシュ
１２Ｊ令キヤツシユ１４、メモリー匍」御装置１９寸だ
け人出力チャネル制御装置１７である。信号は第２図に
反転された状態で示される。回線の多くは、回線に対す
る入力について行なわれるＡＮＤａ能を論理的に生じる
開コレタタ回線である。本発明の本実施態様は、１つ以
上の入力においてシステム・バス同線に与えられる信号
をワイアドＯＥする。

開コレクタ入力によりワイアドＯＲ回線を得るために、
信号は回線上で付勢σれる時反転される。

要求側モジュールは、その要求回線（５ｎＲＥＱｘ　）
を表明することによりシステム・バス動作を開始する。

ｑ！ｒ要求側モジュールは、異なる優先権の要求回線が
割当てられる。このバスに対するアクセスは、一部は１
つの要求側モジュールの要求回線の優先権により調整さ
れる。第２図においては、５ＤＲＥＱ１を生じる要求側
モジュールが５ＤＲＥＱ２．５ＤＲＥＱ３および５ＤＲ
ＥＱ４を生じる優先権の比較的低い要求側モジュールよ
りも高い優先権を有する。

システム使用中回線（ＳＤＢＵＳＹ）は１本発明によれ
ば、高い優先権の要求側モジュールがシステム・バスを
専有することを阻止することを助けるために提供される
。１つの要求側モジュールは、システム使用中回線が表
明されなければその要求回線を表明することができるに
過ぎない。しかし、システム使用中回線が表明されない
あるクロック・サイクルにおいては、多数の要求側モジ
ュールがこのバスの使用の機会を取得するためその要求
回線を表明することができる。第２図においては、５Ｄ
ＢＵＳＹがクロック・サイクル２において表明が解除さ
れた状態となり、このためクロック・サイクル３におい
てこのバスを要求する要求側モジュールがその要求回線
を表明することを許容する。

システム使用中回線が表明されなかったクロック・サイ
クルにおいてその要求を表明した全ての要求側モジュー
ルは、システム・バス１１に対ｆるアクセスを取得する
ため優先権の順序に従って機会を有することになる。こ
の手順が、高い優先権のモジュールがバスの使用を専有
することを阻止する。高い優先権のモジュールは、シス
テム使用中回線が表明解除されるまではその要求回想を
再び表明することができない。システム使用中回線は、
要求側モジュールがその要求を表明することが可能であ
った各要求側モジュールがその動作を完了してシステム
使用中回線を表明解除する１で表明状態を維持すること
になる。本発明のシステム使用中回線は、ワイアドＯＲ
として挙動するだめ反転でれた信号を保持する開コレク
タ回線である。要求回線はトーテムポール回線である。

要求側モジュールは、これがその要求回線を表明すると
同時にシステム使用中回線を表明する。

要求側モジュールは、これ葦た同じクロック・サイクル
において要求を行なっだ高い優先権の要求側モジュール
がその動作を全て完了する葦では、システム使用中回線
の表明を継続する。一旦ある要求側モジュールが最も高
い優先権を有するならば、この要求側モジュールがシス
テム使用中回線を表明解除し、そのアドレス位相を開始
してシステム・バスのアドレス回線上に１つのアドレス
を送出する。しかし、システム使用中の状態は、他の比
較的低い優先権の要求側モジュールが依然その順番を待
機中であり従ってシステムの使用中回線を付勢しつつあ
るならば、表明されだ１まとなる。システム使用中の状
態の表明解除の１クロック周期後に、要求側モジュール
がその要求回線を表明解除する。

アドレス位相の初めに、優先権を取得した要求側モジュ
ールがアト７７回線およびシステム・バスの指令回線（
ＳＤＣ）を付勢し、更に凍結回線（ＦＲＥＺ　）を付勢
する。望ましい実施態様においては３つの指令回線があ
り、これが７つの動作を規定しかつノーオイレージョン
（ｎｏ−ｏｐ　）を示ス全て零である。凍結回線は、メ
モリー制御装置１９およびメモリー・モジュール１３に
対して、新たなアドレス位相が開始した旨を通知する。

要求側モジュールは、１つのシステム・クロックのみに
対する凍結状態を付勢する。メモリー制御装置１９、キ
ャッシュ寸たはメモリー・モジュールＩ３が他のアクテ
ィビティで専有し、またアドレス位相を拡張してこれに
後のあるクロック周期において新だなアドレスを調べる
機会を与えることを必要とすることがあり得る。このア
ドレス位相は、凍結回線を表明状態に保持するだめこの
回線をどれかのモジュールが付勢する時に拡張される。

メモリー制御装置１９は凍結回線を付勢して、他のデー
タ転送が開始することを許容される前にデータ転送を進
める。このアドレス位相はまた、メモリー制御装置１９
があるエラーの訂正を行ないつつある時進行状態にある
ならば、拡張可能である必要があることになる。凍結回
線の表明は、あるアドレス位相が終了することを阻止し
、このだめ１つの転送はこれが完了する１で複数のデー
タ転送を含む。エラー訂正の賜金には、アドレス位相は
訂正されたデータがデータ回線上で付勢されるまでは拡
張される。データの最後のワードが付勢される時、メモ
リー制御装置はＦＲＥＺの表明解除を行なうことになる
。凍結回線は、システム使用中回線と同様に開コレクタ
回線である。

望寸しい実施態様においては、ＷＡＩＴ信号回線も寸た
提供される。このＷＡＩＴ偏号回線は、メモリー制御装
置■９によってのみ表明ができるトテームポール回線で
ある。望ましい実施態様はまたエラー回線（ＥＲＣＣ）
’Ｙ提供し、これによりメモリー制御装置１９がメモリ
ーにエラーを通知してメモリー・モジュールがバス１１
から離れることを通告することができる。ＷＡＩＴはメ
モリーに対して送られず、要求側モジュールに対して送
出されてデータ位相が延長されつつあることをこれら要
求側モジュールに通知する。継続中のデータ位相が完了
する壕では、要求側モジュールは新だなアドレス位相を
開始することができない。

アドレス位相を開始するためには、凍結回線およびＷＡ
ＩＴ　回線は表明解除されねばならず、あるいはＦＲＥ
Ｚ　　は２つの連続したクロックの間表明されないこと
が必要である。従って、ＷＡＩＴ回線は、おしあるメモ
リー・データ・エラーが発見はれるならば、要求側モジ
ュールのアドレス位相を延長することができる。ＷＡＩ
Ｔは、各データ位相の初めにおいてメモリー制御装置１
９によって辰明きれ、メモリー制御装置Ｉ９が妥当なデ
ータが送られる用意ができると判定するｌでは表明状態
を維持する。データがデータ・バス上に置かれると、メ
モリー制御装置がエラーを検出しなければＷＡＩＴは表
明解除てれる。もしエラーが存在するならば、エラー信
号が表明されて、第２図において、クロック・サイクル
１９．２０に示されるように訂正されたデータがデータ
・バス上で付勢されるまでは表明状態のｆ、壕である。

ＦＲＥＺは、エラーが存在する時アドレス位相を延長す
るため使用される信号としては遅過ぎる。従って、トチ
−、ムホールのＷＡＩＴ回編が望ましい。ＦＲＥＺは、
これが入出力のだめの多数のモジュールに対して結合さ
れるだめ遅い回線である。一方、ＷＡＩＴ回線は、メモ
リー制御装置１９のみにより付勢され、かつ要求側モジ
ュールに対してのみ送出される。接続を少なくしかつ要
求でれる導通エツチング領域を少なくすることによりＷ
ＡＩＴを速い信号にする。ＷＡＩＴは、例え１つのクロ
ック・サイクル内において遅く１でエラーが発見でれな
くともエラーに応答して表明することができる。

ＷＡＩＴの表明は更に要求側モジュールをアドレス回線
刀１ら切離しだ状態に保持する。

もし計算システムに実施態様に８けるようにメモリー制
御装置１９内の二重ビット・エラーの訂正機能が提供さ
れるならば、メモリー制御装置により送られるようにバ
ス禁止信号（ＢＵＳＩＮＨ）が含１れる。望ましい実施
態様においては、データが取出されたメモリー内にハー
ドのエラーがある場合のみ二重のビット・エラーの訂正
が可能である。ハード・エラーにより生じる二重エラー
は、当技術においては、訂正のため応答し得るモジュー
ルにデータを操作１−ｃかつメモリーの場所への書戻し
を行なぜることによる公知の方法によって訂正すること
ができる。二重ビット・エラーの訂正は本発明の一部を
なすものではなく、多くの文献に記述されている。当技
術に８いて公知の二重ビット・エラー訂正法は、本発明
と関連して用いることができる。

バス禁止信号は、バス禁止回線の表明の１クロツク・サ
イクル後に、アドレス回線上にあるアドレスを付勢した
要求側モジュールをアドレス回線から除去ｄ［ることに
なる。システムは、二重ビット・エラーの訂正が試みら
れつつあること、またこの目的のためバスが要求でれる
ことを知らされる。このバス禁止回線の表明解除と同時
に、要求側モジュールはアドレス位相に再び入りそのア
ドレスをバスに再び戻すことになる。次いで、要求側モ
ジュールもまた１クロック信号に対してＦＲＥＺを再び
表明することになる。

もし第１の要求側モジュールがそのデータ位相にある間
に第２の要求側モジュールがこのアドレス位相に入るな
らば、メモリー制御装置」９が第２図のタロツク・サイ
クルＩＯ乃至１４において示されるように凍結回線を表
明することになる。

凍結回線は、データ位相の最後のシステム・クロック１
で表明される。凍結回線の表明解除と同時に、第１の要
求側モジュールがそのデータ位相を終了する時直ちに第
２の要求側モジュールがそのデータ位相を開始すること
ができる。このため、システム・バスのデータ回線の最
大限の使用を可能にし、これにより高速のシステムを提
供するのである。

メモリー読出し操作においては、メモリーが第１のアド
レス指定されたワードをシステム・バス上に置く用意が
できる１でデータ待ち状態信号（ＤＮＲＥＡＤＹ）を表
明する。メモリー制御装置１９は、データ位相が開始す
ると直ちにＷＡＩＴを表明し、データが第２図のクロッ
ク・サイクル１６〜１８に示されるように待ち状態にめ
る間ＷＡＩＴの表明を保持する。ＤＮＲＥＡＤＹの表明
解除に続くクロックと同時に、ＤＮＲＥＡＤＹの表明解
除に続くタロツクと同時に、メモリー制御装置１９はバ
ス上に入力されたデータを従来の方法でエラーの有無を
調べる。もしエラーが見出されると、メモリー制御装置
はＷＡＩＴ信号を表明し続ける。エラー信号（ＥＲＣＣ
）もまた表明されてメモリーに対してシステム・バスへ
のデータの付勢を止めるよう通告する。この時、クロッ
ク・サイタル２０．２１に示されるようにメモリー制御
装置１９はエラーを訂正する機会を持ち、訂正されたデ
ータをバスに対して付勢する。この全訂正位相において
ＷＡＩＴが表明される。訂正されたデータをシステム・
バスに提供すると同時に、メモリー制御装置がＷＡＩＴ
を表明解除する。この状態が、データがこの時妥当であ
る旨を要求側モジュールに通知する。このように、読出
し操作を行なう要求側モジュールが待機回線を監視して
、ＷＡＩＴが表明解除される葦でデータ回線からデータ
を取ることはない。

書込み操作、ぼたはシステムの１モジユールから他のモ
ジュールへのデータ転送においては、要求側モジュール
がアドレス位相の後縁から開始してシステム・バス上の
データを付勢することになる。データは、ＷＡＩＴ信号
がメモリー制御装置により表明解除される寸で付勢され
続けることになる。ＷＡＩＴの表明解除は、メモリー即
ち受信側のモジュールが要求側モジュールのデータを受
入れる用意ができることを表示する。もしパリティ・エ
ラーがある書込みぼたはモジュール間のシステムのデー
タ転送中に生じるならば、書込み打切り信号が書込与の
代りに読出し操作を行なうことによりメモリー・モジュ
ールをして操作を打切らせることになる。バス上でデー
タを付勢する要求側モジュールは、ＷＡＩＴがメモリー
制御装置１９により表明解除されるまでデータを付勢し
続ける。本システムは、重大なエラーとして訂正できな
いこのようなエラーの発生に対処することになる。

（バスの調停） 計算システムにおける各要求側モジュールは、システム
・バス１１を監視してこの要求側モジュールがシステム
・バスを支配してこのバス上に命令およびデータを送出
する優先権を有する時を判定するロジックが設けられて
いる。本発明のバス・プロトコルに従ってバスの調停を
行なうための望ましい実施態様のロジックが第３図に示
されている。ある要求側モジュールがシステム・バスに
対するアクセスを取得することを欲する時、この要求側
モジュールは信号５ＥｒＲＥＱ＊内部で表明する。しか
し、本発明のバス・プロトコルによれば、バスに対する
アクセスは、シスデム使用甲の信号が表明きれなければ
て＠ない。５ＤＥＵＳＹが表明されないタロツク・サイ
クルの間は、要求側モジュールがいくつでもその要求回
線を表明することができる。もし５ＤＢＵＳＹが表明さ
れずまた要求側モジュールがシステム・バスに対するア
クセスを取得することを要求するならば、５ＥＴＲＥＱ
がＡＮＤゲート７４を表明し、その結果フリップフロッ
プ７６を表明することになる。クリップフロップ７６は
、次のクロツタ・サイクルにおいてＲＥＱを表明する。

ＲＥＱは要求回線を表明ざぜ、５ＤＢＵＳＹを表明させ
ることになる。

前記クロック周期の間その要求回線を表明した全ての要
求側モジュールがシステム・バスをアクセスするための
その優先権の順序で待ち行列に置かれることになる。各
要求側モジュールは、コレが優先権を有するかどうかを
判定する１つのＡＮＤゲート７２を有する。要求側モジ
ュール毎に、比較的高い優先権の要求側モジュールの各
々の要求回線がＡＮＤゲート７２に与えられる。比較的
高い優先権の各要求側モジュールがその要求回線を表明
しない時、優先権は１つの要求側モジュールによって表
明される。望ましい実施態様においては、最上位の優先
権の要求が要求信号ＲＥＦＲＥＱにより開始されるリフ
レッシュ・サイクルによって生じる。リフレッシュは、
メモリーの場所におけるコンデンサを再生するための当
技術において公知の方法である。

ＲＥＱは、ＡＮＤゲート７８において内部駆動凍結信号
ＤＲＶＦＲＥＺと組合される。一旦ＲＢＱが表明される
と、要求側モジュールが優先権を得てアドレス位相に入
るまで、ゲート７８はＥＢＱを表明状態の’［４にさせ
ることになる。要求側モジュールがアドレス位相に入る
と、このモジュールはＤＲＶＦＲＥＪＩを表明し、これ
がゲート７８を表明解除して７リツプフロツプ７６をし
て要求回線を次のクロックにおいて表明解除させること
になる。ＤＲＶＦＲＥＺはまたゲート８ｏに与えられ、
これがシステム・バス回想を直ちに表明解除することに
なる。アドレス位相におけるＤＲＶＦＲＥＺの生成およ
び使用については、以降のアドレス位相ロジックの項に
おいて論述する。

多くの命令の光子を要求する高い優先権命令の故に、要
求側モジュールがある延長された期間だけバスを必要と
するある状態がある。腕木式信号機（セマフォア）はこ
のような延長された命令の一例である。バスの拡張され
た使用が要求されるこのような状況の下では、ある要求
側モジュールが信号５ＥＴＬＯＣＫを表明する。５ＥＴ
ＬＯＣＫはＡＮＤゲート８１においてＦＩＥＴＲ信号と
組合される。ある要求側モジュールがその要求回線を表
明することを許容される時、５ＥＴＲがＯＲゲート８２
により表明される。５ＥＴＬＯＣＫ′ｊ６よび５ＥＴＲ
の組合せがゲート８１およびフリップフロップ８４を介
してＢＵＳＬＯＣＫを表明することになる。あるセマフ
ォアに対して要求されるシーケンスにおける■っの操作
の光子時に、５ＤＢＵＳＹはＯＲゲート８６におけるＥ
ＵｓＬＯＣＫ（７）故に通常表明解除されることはない
。従って、５ＤＢｌｆＳＹは表明状態のまま維持され、
ＡＮＤゲ−ｌ・８８におけるＥＵＳＬＯＣＫ、ＰＥｌ０
ＲＩＴＹおよびＳＥＴ　　ＲＥＱが要求回線をセラフオ
アにおける次の操作の間辰明状態の′ｆ、″ｆ、に維持
することになる。バス固定命令セットがＲＥＦＲＥＱの
如き比較的高い優先権の要求によって割込みされ得る。

ここで述べたシステムは、最上位の優先権であるＲＥＦ
ＲＥＱを与え、５ＤＢＵＳＹＯ間でてえＲＥＦＲＥＱの
表明を許容する。このだめ、各操作の後に、例えセラフ
ォアの初めに優先権が存在したとしても、優先権につい
て検査することが必要である。あるバス固定シーケンス
の最後の操作においては、５ＥＴＬＯ’ＣＫはもはや表
明されず、その結果ＳＥＴ　　Ｒが表明される時ゲート
８１におけるＢＵ：５ＬＯＣＫおよびＮＯＴ　　５ＥＴ
Ｒの組合ぜがＢＵＳＬＯＣＫを再びセラ）ａ−１ｆｆる
ことになる。最後の操作が５ＥＴＲを表明するゲート８
８において決定でれるように進む優先権を有する時にリ
セットが生じる。これ丑では、この最後の操作は通常の
方法で処理される。

（アドレス位相ロジック） −Ｈ要求ｍモジュールがシステム・バスをアクセスする
優先権を有することを判定すると、この要求側モジュー
ルはそのアドレス位相に進むことができる。ある要求側
モジュールに対するアドレス位相ロジックが第４図に示
されている。アドレス位相には、組合せゲート９０にお
いて示されるように入る。アドレス位相を開始するため
の要件の２つは、要求側モジュールがＲＥＱにより示さ
れるようにある要求を表明していること、およびこの要
求側モジュールが両方ともバス調停ロジックにおいて決
定された優先権を有することである。

まだ、前のアドレス位相を延長するためどれかのモジュ
ールがシステム・バスにおいてＦＲＥＺ　信号を表明し
得るため、凍結信号（ＦＲＥＺ）が表明されないことを
調べることも必要である。安来側モジュールは、前の要
求側モジュールがそのアドレス位相を完了する１ではそ
のアドレス位相を開始することができない。あるアドレ
ス位相が完了した時、あるデータ位相が直ちに開始する
ことになる。従って、凍結信号に加えて、ＷＡＩＴ倍号
があるアドレス位相の開始のだめの基準となる。

ＷＡＩＴおよびＦＲＥＺ　の両信号が表明解除されるな
らば、アドレス位相が開始し得る。もしＷＡＩＴが依然
として光間状態にあるならば、このことはエラーの訂正
またはブロックの転送を行なうためデータ位相が拡張さ
れていることを意味する。

また、もし凍結信号および凍結保管信号（ＦＲＥＺＳＶ
）が共に表明されなければ、新だなアドレス位相を開始
することも可能である。凍結保管信号は、フリップフロ
ップ９１において生じた凍結信号のあるｌクロック遅れ
たものである。凍結保管信号を含むこの組合せは、ＷＡ
ＩＴはあるブロック転送の２番目のデータ位相において
表明されるがアドレス位相が進行中てらった第２図のク
ロック・サイクル８のそれの如き状態において、１つの
アドレス位相が開始することを許容することになる。

あるアドレス位相を開始するための粂件を満たすと同時
に、フリップフロップ９２がある付勢アドレス信号（Ｄ
ＲＶＳＡ）の表明を生じ、スリップ７０ツブ９４がＤＲ
ＶＦＥＥＺの表明を生じる。このＤＲＶＦＲＥＺ信号は
、Ｓ　Ｄ　Ｅ　Ｕ　Ｓ　Ｙ（Ｄ表明解除のため第３図の
バス調停ロジックによって用いられる。要求側モジュー
ルがｎＲｖＦＲｇｚ’ｊＰ明する時、ゲート９６は通常
ＦＲＥＺを表明することになる。ＦＲＥＺはゲート９ｏ
にフィードバックされ、このためフリップ７０ツブ９４
がＤＲＶＦＲＥＺをり七ッ卜することになる。このよう
に、１つの要求側モジュールのみがあるアドレス位相の
最初のクロック・サイクルにおいて凍結信号を付勢する
。しかし、アドレス回線を要求側モジュールにより付勢
させているＤＲＶｓＡ信号は、ｔしＦＲＥＺがある他の
モジュールによって付勢されるか、あるいはＷＡＩＴが
表明されるならば、表明状態を継続することになる。Ｆ
ＥＥＺはアドレス回線の読出しの前に更に時間を必要と
するモジュールによって付勢することがでろる。ある新
たなアドレス位相が要求されつつちる間もしある命令が
未遂状態であるならば、メモリー制御装置は最後のデー
タ・ワードが転送される互ではＦ＃！：Ｚを表明するこ
とになる。しかし、もし最後のデ−夕転送においてエラ
ーが存在するならば、ＦＲＥＺがＷＡＩＴ　よりもエラ
ーに対する応答が遅いため、アドレス回線上のアドレス
信号の付勢の停止前にＷＡＩＴ信号ビ信号石調とが必要
となる。従って、ＦＲＥＺとＷＡＩＴの双方が表明解除
でれる１では、アドレス位相は完了しない。

バス禁止（ＢＵＳＩＮＮ）信号は、二重ビット・エラー
の訂正の実現を助けるためシステムに与えることができ
る信号である。このバス禁止信号は、そのアドレス位相
の中間に要求側モジュールをこれが正にそのアドレス位
相を開始しようとしていた時点に戻すため与えられる。

バスの禁止は、要求側モジュールにアト１／ス旧よび指
令回線上の信号の付勢を停止でぜる。このため、要求側
モジュールはシステム・バスから切離される。要求側モ
ジュールは、システム・バスに対するアクセスを内聞し
かつ二重ビット・エラーの訂正およびバス禁止信号の表
明解除の完了時にその動作を再開することができること
になる。バス宗主信号は、ｌクロック遅れたバージョン
であるＥＵＳＩＮＨＦＦ乞フリップフロラフリップフロ
ップ９３保管される。この保管されたバス禁止信号はゲ
ート９０においてＤＲＶＳＡと組合されて、フリップフ
ロップ９２εよびフリップフロップ９４をセットする。

このため、要求側モジュールはバス禁止信号が表明解除
されたクロック後にＤＲＶＳＡ−Ｊ６よびＤＲＶＦＲＥ
Ｚ　を表明する用意がある。バス禁止の表明解除はゲー
ト９６およびゲート９８に送られて、ＦＲＥＺおよびア
ドレス回線を使用可能状態にする。

（要求側モジュールのデータ位相） 要求側モジュールは、そのアドレス位相の完了と同時に
即時そのデータ位相を開始する。データ位相については
、第５図と関連して記述されよう。

これは、駆動アドレス信号をデータ位相の状態装置１０
０に対して送るだけで決定することができる。ＤＲＶＳ
Ａ　の表明解除と同時に、データ位相状態装置１００は
、もし指令回線〃・らの信号５ＤＣＯ−２により決定さ
れる如き指令が書込み操作と関与していたならば、デー
タ回線駆動回路を付勢する。もしこの指令が読出しを関
与するならば、データがデータ回線からデータ入力レジ
スタ１０２へ送られる。

データ位相は待機偏分の表明解除ｌでは完了され欧い。

従って、ＷＡＩＴ　は駆動位相状態装置１００に対して
入力される。ＷＡＩＴが表明されると、未遂の命令に従
ってデータ回線駆動回路は使用可能状態に主１る、即ち
データはデータ回線からデータ入力レジスタに対して与
えられない。

ＷＡＩＴの表明解除後の書込み操作においては、データ
回線駆動回路が遮断される。読出し操作の場合には、Ｗ
ＡＩＴの表明解除がその時妥当でなければならないデー
タがデータ回線から離れてデータ入力レジスタ１０２に
対して与えられる。

（メモリー・モジュール） 次に第６図においてはメモリー・モジュールの簡略図が
示されている。アドレス・デコーダ１２０が指令信号（
ＳＤＣ）と必要なアドレス信号（ＳＡ）をシステム・バ
スから受取り、この特定のメモリー・モジュールがシス
テム・バスにおいて未遂の操作により選択されたかどう
かを判定する。メモリー・モジュールの選択は、指令が
メモリー命令であるかどうか、またもしそうであれば、
メモリー・モジュールがアドレス指定されたものかどう
かに依存する。もしモジュールが選択はれるならば、ボ
ード選択信号が表明される。データ位相デコーダ１２２
により決定される如きデータ位相の初めに、もしボード
の選択が表明されるならば、フリップフロップ１２４が
ＭＥＭＡＣＫを表明する。

このデータ位相デコーダ１２２は、アドレス位相が終了
する時、データ位相がアドレス位相デコーダ１２６から
得ることにより始ｌりつつあることを判定する。ＦＲＥ
Ｚが表明されない時アドレス位相が終了し、またエラー
回１ｇ４（ＥＲｃｃ）は表明きれない。データ位相は、
アドレス位相の終了厘後に開始する。

もしメモリー・モジュールが選択されるならば、メモリ
ー・モジュールが予め定めた操作の実施において使用さ
れるシステム・バスから全アドレスを切離す機会を有す
ることが重要である。アドレスをアドレス回腸に保持す
るために、本発明のメモリー・モジュールはＦＲＥＺを
表明することができる。このＦ／？　ＥＺ倍信号１つの
要求側モジュールのアドレス位相を延長する。メモリー
・モジュールは、もしアドレス・ラッチ１３２が一杯の
状態であり、またその時システム・バス上のアドレスを
受入れることができなければ信号な生じる読出し／書込
み制御装置１２８を含んでいる。

ＦＥＥＺ制御装置１．３０は、もしアドレス・ラッチが
一杯の状態にあるならばＦＲＥＺ信号を生じ、メモリー
・モジュールが選択される。アドレス位相が終了した後
、およびアドレス位相の最初のクロック・サイクルの後
にＦＥＥＺが生成される。

アドレス位相の最初のクロック・サイクルにおいて、要
求側モジュールがＦＲＥＺ信号を生じつつある。

読出し７畳込み制御装置は、二重ビット・エラー訂正に
２いて使用することができる書込み打切り信号（ＷＲ７
１ＡＢＯＲＴ）を受取る。もしシステムが二重ビット・
エラー訂正機能を含むならば、メモリー・モジュールが
書込与を打切ってこれを二重ビット・エラー訂正が完了
した後に再開することができることが望ましい。書込み
打切り信号は壕だ、誤ったアドレスへの書込みを阻止す
るためアドレス・パリティ・エラーがある時にも用いる
ことができる。また、二重ビット・エラー訂正において
用いられるのは、読出し／書込み制御装置１２８に対し
てそのメモリー・アレイの順序付けを停止ルてバスを切
離すことを通知するＥＲＣＣ信号である。読出し／書込
み制御装置１２８は、アドレス・ラッチ１３２に関連し
てメモリーのアドレス指定を制御する。

読出し／書込み制御装置１２８は、メモリー・モジュー
ルがデータ回線において付勢の用意のあるアドレス指定
されたデータを持たなければこのモジュールがある胱出
しのため選択される時、データ位相の開始と同時に発さ
れることになるデータ待磯倍号（ＤＮＲＥＡＤＹ）のソ
ースとなる。データ待機状態が表明されると、これはエ
ラーの恢出および訂正のためデータの関連した恢青ピッ
Ｉ・（ＣＥＩＴ）と共にメモリー・モジュールが要求き
れたデータをＲＡＭ　１３４からアクセスした後に表明
されることになる。データ入力レジスタは、バスからデ
ータおよび検査ビットを切離してこれらが書込み操作中
にメモリー１３４に書込葦れるまで２クロック間に安定
状態に保持するために設けられる。望ましい実施態様に
おいては、メモリー１３４は２６４にビットのダイナミ
ックＲＡＭである。しかし、本発明は如何なるタイプま
たは大きさのメモリーによっても実施することができる
。実際に、本発明のバス・プロトコルは、ＦＥＥＥをア
ドレス位相の延長のため生成することができ、萱だＤＮ
ＲＥＡＤＹがシステム・バスに２けるデータ位相を延長
することができるため、比較的遅いメモリーの使用を可
能にする柔軟性を提供する点で有利である。

（凍結信号駆動のだめの要求側ロジック）本発明の凍結
信号に対する分散制御によれば、もしキャッシュが新た
なアドレスに２けるその非妥当手順をその時打なうこと
ができなければ、命令キャッシュ１４およびデータ・キ
ャッシュ１２はＦＲＥＺを生成してアドレス位相を遅れ
させることができる。当技術においては、もし訂正する
記憶場所が書込筐れつつろるならば、格納したデータの
無効化するための機構を有する誉放しキャッシュを提供
することは公知である。次に第７図によれば、無効化手
順を制御するため無効化状態装置１４０が提供される。

アドレス・ラッチ１４２は、もし操作が無効化状態装置
１４０によりバスから切離された指令ビットにより決定
される如き書込みであるならば、システム・バスからア
ドレスを切離す。タッグ・ストア１４６は、キャッシュ
に２ける各記憶場所毎に１つのタッグを含む。

このタッグは、キャッシュに３けるデータがメモリー・
モジュールにおけるどのページから取出てれだかを示す
。アドレス・コンパレータ１４４が、アドレス指ホテれ
た記憶場所がタッグ・ストアのどのに一ジ・アドレスと
も訂正しているかどうかを判定する。妥当性ビット・ス
トア１４８は、キャッシュにおける谷記憶場所毎に１ビ
ツトを保有してキャッシュに格納されたデータが妥当な
′＄、態乞維持してる刀）どうかを表示する。もしある
キャッシュの記憶場所と訂正する記憶場所において書込
みが行なわれるならば、このキャッシュの記憶場所に対
する妥当性ビットが無効化されることになる。

本発明によれば、新たな書込み操作がアドレス・バスに
おいて付勢される時アドレス・ラッチ１４２が一杯の状
態においては、キャッシュがこのアドレスをそのラッチ
１４２に持込んでその無効化手順を完了することができ
る１で、キャッシュはＦＲＥＺ乞生してアドレス位相を
延長する。

無効化状態装置１４０は、関連技術に２ける通常の技術
に習熟する者により決定できる適当な論理ゲートを用い
てこのような条件下でＦＲＥ　Ｚを生じることができる
。

（メモリー制御装置による凍結信号の生成）次に第８図
においては、ＦＲＥＺの生成のだめのメモリー制御装置
内部のロジックが示されている。図示てれたロジックの
多くは、二重ビット・エラー訂正中のＦＲＥＺの生成を
示している。二重ビット・エラー訂正は本発明の一部を
なすものではないため、このロジックについてはこれ以
上本文では記述しない。適当な信号に従ってＦＲＥＺを
生じることにより二重ビット・エラー訂正中何時でもメ
モリー制御装置１９がＦＲＥＺを生じることができると
言えば光分てあろう。ＦＲＥＺはまだ、スニッフ（５ｎ
ｉｆｆ　）操作を行なうためメモリー制御装置によって
も生じる。スニツフ操作は、α粒子の衝突の結果生じ得
る記憶場所におけるエラーの検出および訂正のためメモ
リー制御装置１９によって行なわれる。信号ＦＲＥＺＦ
Ｆは、二重ビット・エラー訂正ぼたはスニツフ操作’ｋ
Ｗわす適当な信号の結果として生じる。

メモリー制御装置１９は、アドレス位相がブロック命令
により生じる延長てれたデータ位相の間開始される時Ｆ
ＲＥＺを生じるよう応答し、例えばブロック読出しが第
２図の３査目の要求側モジュールによって要求された状
態で示されている。

ゲート１５０はフリップフロップ１．５８を介しては未
だＦＲＥＺの生成を開始しなかったことを判足し、どち
らか一方のデータの用意がないか、あるいはアドレス指
定でれた記憶場所（ＥＸＴＥＮＤ）にはメモリーがない
か、あるいはＮＯＴ　　ＺＥＲＯＣＮＴにより示される
ように１つ以上のデータ・ワードが転送される状態に止
するブロック転送が存在する。ＦＲＥＺ指令は、未遂の
指令１５２が妥当な１１である限り、壕だデータの用意
ができるまでゲート１５２を介してバス上に生じた状態
の１まであり、ブロック転送が最後のワード（表明され
たＺＥＲＯＣＮＴ）に達するが、あるいはＥＸＴＥＮＤ
がこれらのどれがＦＥＥＺを生じたかに従って表明解除
される。要求側モジュールにとっては最？７１７１−ら
付勢された指令ではなくノーオペレーションン惹起する
ようにその駆動回路を変更することにより命令の打切り
を行なうことが可能であるため、メモリー制御装置にと
ってはアドレス回線をノーオペレーションまたは無効命
令と繋がないように回線上に妥当指令がめるがどうかを
調べることが望ましい。命令の打切りは、データ・キャ
ッシュがアドレス指定されつつある状態において生じ得
るが、キャツ／ユのメモリーはもはや実際のメモリーに
存在するものの妥当表示ではないことが判る。直接メモ
リー刀）らではなくキャッシュからのメモリーの探索の
このようなショートカットを試みる要求側モジュールが
その命令の打切りを行なうが、これはこの要求側モジュ
ールがキャッシュではなくメモリーからデータを探すた
め命令の再編成を行なう光分な時間ン持たないためであ
る。

メモリー制御装置によるＦＲＥＺの生成はまた、あるデ
ータ位相における多数のワードのブロック転送における
ワードの最後の転送と同時にエラーの訂正が生じる状態
を包含するように生じなければならない。ＦＲＥＺは最
後のデータ・ワードにおいて表明解除され、このため訂
正が行なわれつつありかつ訂正されたワードがメモリー
制御装置によってシステム・バスに置かれる間表明解除
でれる。このように、ＦＲＥＺのない２つの連続するク
ロック・サイクルの故に別のモジュールがそのアドレス
位相を開始することが可能となる。このような発生を阻
止するため、メモリー制御装置はゲート１５４′？：介
してＦＲＥＺを生じる。もしエラー信号が表明され、エ
ラー信号が最後のクロック・サイクル（ＥＲＣ８Ｖ）に
おいては表明されず、またシステム・バスに妥当な指令
が存在しあるいはＦＥＥＺ　がこのバス上に表明される
ならば、ゲート１５；４はＦＥＥＺを生成させることに
なる。

ゲート１５６が二重ビット・エラー状況を処置する。

（メモリー制御装置によるＷＡＩＴ信号の生成）ＷＡＩ
Ｔ　信号は、データ位相の初めにおいてメモリー制御装
置１９により表明され、データ回線上に置かれたデータ
が妥当でろりかつ適正であると判定される萱では表明さ
れた状態を維持する。

もしある指令がデータのあるワード・ブロックを送りつ
つあるならば、ＷＡＩＴは各データ・ワードがシステム
・バス上に妥当性Ｚ以て転送された後に表明解除でれる
。ＷＡＩＴは、データ回線が次のデータのワードの転送
を開始する用意がされる時再び表明される。ＷＡＩＴの
生成のためメモリー制御装置の本実施態様に３いて用い
られるロジックが第９Ａ図乃至第９Ｉ図に示されている
。

ＷＡＩＴ倍号の最初の成分は第９Ａ図に示されるように
生じた局所カウント信号（ＬＤＣＮＴ）である。この局
所カウント信号は、システムがるるデータ位相の初めに
おるかあるいはバスが遊休状態にあるかを懺示する。も
しシステムがあるデータ位相（ＣＥＲＯＣＮＴ）の中間
になく、アドレス位相がＦＲＥＺ信号によって拡張され
ず、システムが二重ビット・エラー訂正サイクル（ＤＥ
ＥＣ）の中間になく、かつ最後のデータ位相が完了した
（ＷＡＩＴではない）ならば、前記局所カウント信号が
表明される。もしこのカウントが零以外であれば、シス
テムは１つ以上のデータ・ワードを含むブロック転送の
さなかにあり、このためデータ位相の最中にある。この
データ位相はＦＲＥＺが表明解除てれる１では開始せず
、このためロード・カウントはＦｆｌＥＺが表明される
間は表明でれないことになる。ＤＥＥＣは、二重ビット
・エラー訂正が生じつつあることを示す信号である。二
重ビット・エラーの訂正の処置の詳細は、本発明のシス
テムが二重ビット・エラー訂正により生じる遅れの裕度
な生じ得るプロトコルを提供する点を除いて本発明の一
部をなすものではない。もしＷＡＩＴがその時表明され
るならば、このデータ位相は未だ完了されない。前のデ
ータ位相がＷＡＩＴの表明解除により示される如く完了
されるまでは、新たなデータ位相を開始することができ
ない。

ロード・カウント信号が１つのデータ位相の初めを表示
するため用いられるため、これはまたブロック命令の如
き命令が１つ以上のデータのワードの転送を要求する時
用いられるカウンタをロードするため用いられる。ロー
ド・カウントは葦だ、最初のデータ信号（ＦＳＴＤＡＴ
Ａ）に対する基準として用いられる。

本実施態様は、３指令ビット即ちＳＤＣ０１ＳＤＣ１お
よびＳＤＣ’２．にコード化される８つの指令を提供す
る。次に第９Ｂ図によれば、データ位相の完了時に有効
となるあるアドレス・ビットに加えて、データ位相の開
指令を保管することが望ましい。データ位相において表
明でれた状態を維持する保管クロック信号（ＳＶＣＬＫ
）が生成される。ランチ１６０に示でれるように、ロー
ド・カウント信号が表明される時、５ＶＣＬＫはシステ
ム・クロック（ＳＹＳＣＬＫ）と同期して表明状態とな
る。ランチ１６０はぼた、信号ＢＤＥＥＣにより示され
る如き二重ビット・エラー訂正が存在する時、５ＶＣＬ
Ｈの表明を阻止する。この５ＶＣＬＨ信号はラッチ１６
２において用いられ、全データ位相を通して適当なアド
レス信号を保管する。望ましい実施態様に８いては、ア
ドレス信号５Ａ３１がイサ号５Ａ３１ＳＶとして保管さ
れる。更に、指令ビットの全てがラッチ１６４．１６６
および１６８において保管される。

指令信号は、第９Ｃ図に示されるようにカウンタのロー
ドのためロード・カウント信号と関連して用いられる。

望ｌしい実施態様におけるカウンタは２ビツト、即ち最
上位ビットＣＮＴＥＩＴＯ２よび最下位ビットｃＮＴＢ
ＩＴ１である。４つ以上のワードの転送を含むブロック
操作を有するシステムは、そのカウンタにおいて更に多
くのビットを必要とする。論理ゲート１７０．１７２は
ＬＳＤＣＯ，ＬＳＤＣ１ｊ６よびＥＬＫにより懺わされ
る命令を復号する。ＥＬＫはブロック転送が生じるかど
う〃）を示すだめ指令信号から生成される。ロード・カ
ウント信号が表明される時、カウンタの谷ビットはその
適正値を７リツプフロツプ１７４、フリップフロップ１
７６を介してロードすることができる。このカウンタは
、１回の転送におけるワード数マイナス１を示すことに
なる。

本発明のカウンタは循環カウンタではない。換言すれば
、もしこのカウンタが主１で減分されるならば、このカ
ウンタはもしこれを更に減分しようと試みるならば零の
状態を維持することになる。

ブロック命令即ち部分的な薔込み命令における各ワード
のデータ転送の完了時に、カウンタが減分される。減分
カウント信号ＤＥＣ−ＣＮＴがゲート１７８にどいて生
じる。このカウンタは、データ伝送中データの１ワード
の転送の初めに８いて減分される。ＦＯＲＣＥ　　ＷＡ
ＩＴ侶号は偏分−タの各ワードの転送の初めに生成はれ
る。ＦＯＲＣＥＷＡＩＴはデータにおけるエラーの如何
に拘らず生成される。もしメモリー制御装置がシステム
・バス上のデータに５いてエラーを検出するならば、Ｗ
ＡＩＴの表明を続けて訂正されたデータがシステム・バ
スに対して与えることができるようにデータにおける訂
正を行なう。メモリー制御装置は、エラーを検出しこれ
がこのエラーの訂正の過程にある時、エラー信号Ｈ：Ｅ
ＣＣを表明することになる。従って、もしエラーが存在
しなければＦＯＲＣＥ　　ＷＡＩＴの完了時において、
ｂｌｊ記カウンタがＤＥＣ−ＣＮＴに応答して減分でれ
ることになる。

このカウンタは、エラー信号ＥＲＣＣが表明されるなら
ば減分されない。ゲート１７９〜１８２がカウンタを減
分する減分カウント信号の使用を表示する。

第９Ｄ図のゲート１８４ば、システム・バスの指令回線
上に妥当な指令が生じつつあることな表示するＡＮ’５
＃ＤＣを生じるため用いられる。全ての指令ビットが零
でめる時、ノーオ被し−ジョンが表示される。ゲート１
８６は、カウンタが零である時を示す零カウント信号Ｚ
ＥＥＯＣＮＴを生じるため用いられる。

次に第９Ｅ図によれば、最初のデータ（ＦＳＴＤＴＡ）
およびラッチされた最初のデータ（ＬＦＳＴＤＡＴＡ）
消号乞生じるだめの７リツプフロツプ１８８が提示てれ
る。この最初のデータ信号は、ロード・カウント信号が
表明されかつ妥当な指令が指令回縁上にある時に表明さ
れる。上記の如く、ＬＤＣＮＴはこれがデータ位相の初
めであるかあるいはバスが遊休状態にあるかを表示する
。ＡＮＹＳＤＣ信号は、システム・バス上に妥当な指令
があることを表示する。従って、これらの信号の組合せ
がデータ位相の開始を表示する。

ラッチ１９０は、槓−ジ禁止信号の保管でれたバージョ
ンを提供する。このベージ素止信号（ＰＡＧＥＩＮＨ）
は、障害を生じたメモリーである不良メモリーがアドレ
ス指定はれつつある時、メモリー・モジュールによって
発される。これは、本発明にとっては不要な本発明の望
ましい実施態様の一特徴である。しかし、これはもはや
用いられないメモリー上の不要な操作を避けるため有効
な特徴である。例えば、メモリー全体に旧いて常に実施
されるＥＥＦＲＥＳＨおよび５ＮＩＦＦ　操作が、不良
メモリーが存在することおよびこれらがメモリーの前記
ページを飛越すことができることＹ　ｄ−ジ禁止信号に
よって警告されることになる。ラッチ１９２は、ＭＥＭ
ＡＣＫの保管されたバージョンを提供する。ＭＥＭＡＣ
Ｋはまた、前に述べたようにメモリー・モジュールによ
り与えＩられる信号である。これは、メモリーに８ける
妥当な記憶場所がアドレス指定てれた旨のメモリー・モ
ジュールからの確認信号である。

第９Ｆ図においては、ある胱出し操作においてアドレス
指定される妥当なメモリーがない状態を取扱う外部信号
が本文に述べたシステムの別の特徴として含ぼれる。メ
モリーからのこのような胱出しは、データ回想上に零の
即時提供を生しることになる。Ｉ１０チャネル制御装置
１７はデータ・チャネルにおけるこれら零の迅速な供給
を取扱うことができず、葦だ零が送出される前に読出し
を打切る方法を持たない。メモリーのアトシス場所が妥
当でないため、メモリー・モジュールはデータが用意で
きない信号（ＤＮＲＥＡＤＹ）を生じることはない。従
って、拡張信号がデータが用意できない信号に代って、
Ｉ１０チャネル制御装置が取扱えるよりも迅速にメモリ
ー・モジュールが進むことを阻止する。メモリーからの
読出しが生じる時信号ＥＸＴがゲート１９４において表
明され、これが読出しデータ位相の最初のクロック信号
となる。ＥＸＴは、メモリーにεける妥当な場所がアド
レス指定されなかったことを示すｎｏｔＭＥＭＡＣＫと
組合される。このような場合、メモリー・モジュールが
データ回線上に零を与えることになる。このため、無効
な記憶場所の読出し操作が行なわれる時、ＥＸＴＥＮｌ
）信号が７リツプフロツプ１９６によって表明されるこ
とになる。

第９Ｇ図に８いては、よれば、ＦＲＯＣＥ　　ＷＡＪＴ
信号の生成の状態が示されている。データ位相が信号Ｌ
ＦＳＴＤＡＴＡにより示でれるように開始する時は常に
７リツプフロツプ１９８がＦＯＥＣＥ　　ＷＡＩＴを表
明きせる。ＦＯＲＣＥ　　ＷＡＩＴは、このデータ位相
の最初のクロック・サイクルの後２つの基準の選択間で
トグルするためマルチプレクサ２００に対してフィード
バックされる。

ＦＯＲＣＥ　　ＷＡＩＴが表明された時、マルチプレク
サはデータが用意できるかどうか、また外部の信号が表
明されるかどうかを検査する。ＦＯＲＣＥＷＡＩＴは、
データの用意ができかつ外部信号が表明解除される葦で
は表明状態の１１となる。一旦データが用意されると、
ＷＡＩＴはもはや強制されず、データにエラーが存在す
るかどうかの条件に従うことになる。このため、ＤＮＲ
ＥＡＩ）ＹおよびＥＸＴＥＮＤは表明されない時、ＦＯ
ＲＣＥＷＡＩＴが表明解除されることになる。表明解除
される間、マルチプレクサがカウンタに収束する。

もしこのカウンタが零でろるならば、ＦＯＲＣＥＷＡＩ
Ｔは表明されない１１となる。しかし、もしこのデータ
位相にこれ以上のワードが転送されるならば、ＦＯＲＣ
Ｅ　　ＷＡＩＴ侶号は偏分表明される。

メモリー制御装置におけるテスト手順の開始は第９Ｈ図
に示されるように行なわれる。ＦＯＲＣＥＷＡＩＴが表
明されデータが用意される時、フリップフロップ２０２
がＴＥＳＴＦＦの表明を生じることになる。このＴＥＳ
ＴＦＦ　信号は、メモリー制御装置に対してシステム・
バス上に転送されるメモリーに対するそのエラー・テス
トを行なう適正な時間を表示する。このテストは、デー
タが用意できると＠ちに行なわれる。

信号ＭＥＭＴＥＳＴは、データがメモリーから除去され
る時にのみ使用される。このため、ＭＥＮＴＥＳＴを判
定するゲート２０３〜２０５が指令信号を復号してメモ
リー命令からの胱出しがあるかどうかを識別する。抗出
し修正書込みの如き複雑な操作においては、Ｍ　ＥＭＴ
　Ｅ　Ｓ　Ｔがデータ位相の２番目のワードに対しての
み行なわれることになり、このワードはメモリーから取
出でれたワードである。メモリーのテストは、もし未遂
の命令によりアドレス指定される妥当な記憶場所がなけ
れば行なわれない。従って、ＭＥＭＡＣＫｆ；Ｖがゲ−
１２０５に対して入力される。また、不作動状態のメモ
リーがアドレス指定されたことを表示するページ禁止信
号が存在する時は、ＭＥＭＴＥＳＴを使用することはな
い。また、二重ビット・エラー訂正サイクルの最中のＭ
ＥＭＴＥＳＴの場合も同様である。信号ＥＥＣ８Ｖは、
訂正されたデータがメモリー制御装置によりシステム・
バス上で付勢されつつあることを表示する。このため、
この訂正てれたデータをテストすることは望１しくない
。

ＬＯＯＫＥＱ２６よびＣ０ＵＮＴＥＱは、二重ビット・
エラーの訂正と関連して用いられる信号である。

ＰＡＥＴＥＳＴは、書込み命令または１つの要求側モジ
ュールから他のモジュールへのデータの転送が存在する
時、ＴＥＳＴＦＦにより判定される如き適当な時点にお
いて行なわれるパリティ・テストを示す。部分的な書込
与のみに２いては、最初のデータ位相サイクルがパリテ
ィ・テストされる。

このパリティ・テストは、リフレッシュ（ＲＥＦ−ｓｖ
）−ｒたけ二重ビット・エラー訂正（ＤＢＥＣ）の間は
行なわれない。メモリー制御装置はまた、もしこのメモ
リー制御装置がデータ・ノくスを付勢するもの（ＤＲＶ
ＳＤＦＦ）でおるならば、ＰＡＲＴＥＳＴ　を表明する
ことはない。

次に第９Ｉ図においては、ＷＡＩＴ信号の最後の判定に
ついて記述することができる。既に本文に述べたＦＯＲ
ＣＥ　　ＷＡＩＴ信号はデータ位相の初めにおいて表明
され、互だこれはデータの用意ができない信号があるメ
モリー・モジュールにより表明されつつある間は表明さ
れた状態を維持する。第９Ｉ図に示されるように、ＦＯ
ＲＣＥ　　ＷＡＩＴはＷＡＩＴｌぎ号を表明するＭＩＤ
ＷＡＩＴの表明を生じる。ＦＯＲＣＥ　　ＷＡＩＴが表
明解除される時、ＷＡＩＴもまた二重ビット・エラー訂
正ぼたはエラー１ｇ号、耶よひ前のクロック・サイクル
（ＭＥＭＴＥＳＴＳＶおよびｚＲｃｓｖ）に２けるメモ
リー・テストにより強制することができる。

ＷＡＩＴが’３Ｍ　７ＢＩＪ　＃れない時は、これはメ
モリー制御装置１９により判定される如くシステム・、
ｓｌス１１上のデータにおけるエラーが存在するかどう
かに従って条件下付けられる。図示された実施態様にお
いては、これがエラーが単一ピッ）６るいは多重ビット
のエラーであるかどうか、またこれが単一ビット・エラ
ーであるならばどのビットがエラーを含むかを表示する
多くのシンドローム・ビット（ＳＹＮＤ　　Ｏ〜６）が
与えられる。もしエラーがメモリー制御装置１９によっ
て倶出きれルト、シンドローム・ビットの少なくとも１
つの表明てれることになる。エラー検出は当技術におい
ては公仰である。エラー侠出方法は、システム・バス上
の諸操作のタイミングにエラーの発生が影響を及はすこ
とを除いて本発明の一部を形成するものではない。メモ
リー・テストの結果として生じたエラーは、メモリー制
御装置がデータを訂正した後訂正されたデータをシステ
ム・バスに付勢する間、ＷＡＩＴ信号を表明された状態
乞維持することになる。メモリー制御装置によるデータ
の訂正は単一ビットのエラー訂正の場合には簡単である
が、さもなければ二重ビット・エラー訂正の結果生じる
如き更に複雑な操作を必要とし得る。

メモリー制御装置によるＷＡＩＴ信号の表明は、システ
ム・バス上の全ての要求側モジュールに対してデータが
未だ妥当でないことを表示する。ＷＡＩＴ信号の表明解
除と同時に、システム・バス上のデータは妥当となり動
作は正常に進行することができる。

本発明の論理ゲートはできるだけゲート・アレイに構成
されることが望ましい。ゲート・アレイは、そのコンパ
クトさ、速度、低い電力量および高い信頼性を営むいく
つかの利点を有する。しかし、ＴＴＬロジックの如き他
の公知の半導体技術でゲート・アレイに代替爆セること
もできるが、依然として本発明の範囲内に該当するもの
である。

無論、本文に述べた望互しい実施態様に対する抽々の変
更Ｓよび修正は当業者には明ら７１）であることは埋Ｍ
−Ａれよう。例えば、他の相当するロジックを本文に示
したものに代替することができ、ぼだ本発明のバス・プ
ロトコルを実現するため依然使用することができる。葦
た、入出力チャネル制御装置が凍結信号を生じることを
要する場合もある。特定のロジックについて本文に述べ
たが、当業者はＩ１０チャネル割御装置に対して凍結信
号生成ロジックおよび本発明のシステムに使用される他
のモジュールを提供することができる。上記および他の
変更は、本発明の主旨および範囲から逸脱することなく
またそれに付随する利点を制限することな〈実施可能で
ある。便って、このような変更および修正は頭書の特許
請求の範囲によって包含σれるべきものとする。

【図面の簡単な説明】

第１図は本発明を利用するシステム全体を示す全体ブロ
ック図、第２図は本発明のシステム・バスにおける信号
のタイミング図、第３図は第１図のシステムの１つの要
求側モジュールにおいて見出される本発明のバス調停ロ
ジック７示す概略ロジック図、第４図は第１図のシステ
ムの１つの要求側モジュールに８いて見出される本発明
のアドレス位相ロジックの概略図、第５図は第１図のシ
ステムの１つの要求側モジュールにおいて見出される本
発明のデータ位相ロジックの概略図、第６図は第１図の
システムの１つのメモシリ−・モジュールの本発明のバ
ス・アクセス・ロジックノ概略図、第７図は第１図のシ
ステムの１つの要求側モジュールの本発明の凍結状態発
生ロジックの簡単な概略図、第８図は第１図のメモリー
制御装置の凍結状態発生ロジックの概略ロジック図、お
よび第９Ａ図及び第９工図は第１図のメモリー制御装置
の待機信号発生の概略ロジック図である。 １０・・・中央処理装置（ＣＰＵ）、１１・・・システ
ム・バス、工２・・・データ・キャッシュ装置、１３・
・・メモリー・モジュール、１４・・・命令キャッシュ
装置、１５・・・ＰＩＯバス、１６・・・ＥＭＣバス、
１７・・・Ｉ１０チャネル制御装置、１９・・・メモリ
ー制御装置、２１・・・ＢＭＣ制（’Ｉ＋１装置、２２
・・・ＤＣＨ装置制御装置、２４・・・第４レータ操作
パネル、２６・・・遠隔診断プロセッサ、７２．７４．
７８．８１．８８・・・ＡＮＤゲート、　７６、８４、
９２〜９４・・・クリップフロップ、ｓｏ、９６．　９
８−ｙ−ト、８２．８６・・・ＯＲゲート、９０・・組
合ぜゲート、１００・・・データ位相状態装置、１０２
・・・データ入力レジスタ、１２０・・・アドレス・デ
コーダ、１２２・・データ位相デコーダ、１２４．１５
８．１７４．１７６．１８８．２０２・・・フリップフ
ロップ、１２６・・・アドレス位相デコーダ、１２８・
・・読出し／書込み制御装置、１３０・・・ＦＲＥＺ信
号制御装置、１４０・・・無効化状態装置、１４２・・
・アドレス・ラッチ、１４６・・・タッグ・ストア、１
５ｏ１１５２．１７８．１８４．１８６．１９４．２０
３〜２０５・・・ゲート、　１６４、１６６、１６８．
１９０．１９２・・・ラッチ、１７０．１７２・・・調
理ゲート、２００・・・マルチプレクサ。 （外５名）

Claims (1)

1. 【特許請求の範囲】 １、計算システムの開コレクタのシステム・バスにおけ
   る要求側モジュールに対するバス・インターフェースに
   おいて、 一連のクロック・サイクルを規定する前記システム・バ
   スからシステム・クロック信号を受取る装置と、 前記システム・バス上のシステム使用中信号を付勢する
   装置と、 前記要求側モジュールが前記システム・バス上の命令を
   付勢することを要求し、かつ前記システム使用中信号が
   前記システム・バス上で付勢されないクロック・サイク
   ルの間、要求信号を生じる装置とを設け、該要求信号は
   前記付勢装置をして前記システム・バス上にシステム使
   用中信号を付勢させ、 前記要求側モジュールが前記システム・バス上の命令の
   付勢を開始するまで、前記要求信号の生成を延長して前
   記システム使用中信号を付勢する装置を設けることを特
   徴とするバス・インターフェース。 ２、前記延長装置が、 前記システム・バス上の他の要求側モジュールから他の
   要求信号を受取る装置と、 更に高い優先権の他の要求信号が受取られない時、前記
   要求信号に対して応答して優先権信号を生じる装置と、 ある命令のアドレス位相が完了したことを表示する前記
   システム・バスからの前記優先権信号に応答して付勢凍
   結信号を生じる装置と、 前記要求信号および付勢凍結信号に応答して、前記付勢
   凍結信号が生成されるまで前記要求信号の生成および前
   記システム使用中信号の生成を延長する装置とを含むこ
   とを特徴とする特許請求の範囲第１項記載の要求側モジ
   ュールのバス・インターフェース。 ３、システム、バスと、 該システム・バスをアクセスすることができる複数の要
   求側モジュールとを設け、各該要求側モジュールは前記
   バスをアクセスする異なるレベルの優先権を有し、 前記システム・バスと接続されて一連のクロック・サイ
   クルを規定するシステムクロックを提供する装置と、 前記システム・バス上のシステム使用中信号を付勢する
   前記各要求側モジュールにおける装置と、前記要求側モ
   ジュールの少なくとも１つにあつて、少なくとも１つの
   該要求側モジュールが前記システム・バス上の命令を付
   勢することを要求しかつ前記システム使用中信号が前記
   システム・バス上で付勢されないクロック・サイクルの
   間、前記要求側モジュールの優先権と対応する要求信号
   を生じる装置とを設け、前記要求信号は、前記少なくと
   も１つの要求側モジュールの前記付勢装置をして前記シ
   ステム・バス上にシステム使用中信号を付勢させ、 前記システム使用中信号に応答して、その各要求信号が
   既に生成されない時、その各々の要求信号の生成を禁止
   する前記各要求側モジュールにおける装置と、 前記要求側モジュールの少なくとも１つにあつて、少な
   くとも１つの該要求側モジュールが前記システム・バス
   上の命令の付勢を開始するまで、その要求信号の生成お
   よび前記システム使用中信号の付勢を延長する装置とを
   設けることを特徴とする計算システム。 ４、前記延長装置が、 前記システム・バス上の前記他の要求側モジュールから
   要求信号を受取る装置と、 高い優先権の要求信号が前記の他の要求側モジュールか
   ら受取られない時、その要求信号に応答して優先権信号
   を生じる装置と、 ある命令のアドレス位相が完了したことを表示する前記
   システム・バスからの前記優先権信号および他の信号に
   応答して付勢凍結信号を生じる装置と、 前記要求信号および前記付勢凍結信号に応答して、前記
   付勢凍結信号が生じるまでその要求信号の生成およびシ
   ステム使用中信号の付勢を延長する装置とを含むことを
   特徴とする特許請求の範囲第３項記載の処理システム。 ５、前記システム・バスに対して接続され、かつ前記シ
   ステム・バス上のある命令がメモリー・モジュールに対
   して送られアドレス・ラッチが一杯の状態にある時、前
   記命令のアドレス位相を延長する凍結信号を生じる装置
   とアドレス・ラッチとを有するメモリー・モジュールを
   更に設けることを特徴とする特許請求の範囲第３項記載
   の計算システム。 ６、ある命令が多重データ転送を含む時、該命令のアド
   レス位相を延長する凍結信号を生じる前記システム・バ
   ス上の装置を更に設けることを特徴とする特許請求の範
   囲第３項記載の計算システム。 ７、前記凍結信号生成装置は、多重データ転送において
   各データ転送をカウント・ダウンするためのカウンタを
   含み、前記凍結信号生成装置は該カウンタが非ゼロ和の
   状態にある間凍結信号を生じることを特徴とする特許請
   求の範囲第６項記載の計算システム。 ８、前記システム・バスと接続され、かつメモリー・モ
   ジュールが前記システム・バス上に要求されたデータを
   置く用意のない時、前記メモリー・モジュールからの読
   出しを要求する命令のアドレス位相に応答してデータ用
   意なしの信号を表明する装置を備えたメモリー・モジュ
   ールと、前記システム・バスと接続されて、前記データ
   用意なし信号が表明されアドレス位相が妥当な指令を保
   有する時、命令のアドレス位相を延長する凍結信号を生
   じる装置とを更に設けることを特徴とする特許請求の範
   囲第３項記載の計算システム。 ９、前記システム・バスと接続されて、凍結信号、待機
   信号および妥当な指令が前記システム・バス上に存在し
   ない時表示される前記命令のデータ位相の初めにおいて
   待機信号を付勢する装置を更に設けることを特徴とする
   特許請求の範囲第４項記載の計算システム。 １０、前記システム・バスと接続されて、前記システム
   ・バス上に送られるデータにエラーが検出されると、待
   機信号の付勢を延長する装置を更に設けることを特徴と
   する特許請求の範囲第９項記載の計算システム。 １１、前記システム・バスが凍結信号および待機信号を
   保有せず、あるいは前記システム・バスが２つの連続す
   るクロック・サイクルの間凍結信号を持たない時、凍結
   付勢信号を生じる前記装置がアドレス位相の完了を決定
   することを特徴とする特許請求の範囲第１０項記載の計
   算システム。 １２、システム・バスと接続された複数の要求側モジュ
   ールを備えた計算システムにおける、前記バスに対する
   アクセスを制御する方法において、一連のクロック・サ
   イクルを規定するシステム・クロックを付勢し、 該クロック・サイクルの１つにおいて前記システム・バ
   スに１つ以上の要求信号とシステム使用中信号を生成し
   、 前記システム使用中信号が生成される間、更に他の要求
   信号の生成を禁止し、 優先権の順序で１つの要求信号を生じた各要求側モジュ
   ールに対して前記システム・バスに対するアクセスを行
   なうステップからなることを特徴とする方法。 １３、１つの要求側モジュールが前記システム・バスに
   対するアクセスを取得する時凍結信号を付勢し、該凍結
   信号は前記システム・バス上のアドレス位相の開始時に
   付勢され、 前記システム・バス上のアドレス位相の直後にデータ位
   相の初めにおいて待機信号を付勢するステップを更に含
   むことを特徴とする特許請求の範囲第１２項記載の方法
   。 １４、アドレス位相がある多重データ転送に応答して延
   長される時凍結信号を付勢するステップを更に含むこと
   を特徴とする特許請求の範囲第１３項記載のバスのアク
   セス制御方法。 １５、データがメモリーから読出される用意がない時凍
   結信号を付勢するステップを更に含むことを特徴とする
   特許請求の範囲第１３項記載のバスのアクセス制御方法
   。 １６、アドレス・ラッチが一杯の状態である時凍結信号
   を付勢するステップを更に含むことを特徴とする特許請
   求の範囲第１３項記載のバスのアクセス制御方法。 １７、前記システム・バスにおいて転送されるデータに
   エラーが検出されるならば待機信号を付勢するステップ
   を更に含むことを特徴とする特許請求の範囲第１３項記
   載の方法。 １８、データ位相が後に続くアドレス位相において操作
   が転送されるシステム・バスと、 前記システム・バスにアクセスが可能な複数の要求側モ
   ジュールとを設け、該要求側モジュールは各々１つのラ
   ッチと、書込み操作が前記システム・バス上で未遂であ
   るかどうかを判定する装置と、未遂の書込み操作に応答
   して前記システム・バス上にアドレス位相を延長する凍
   結信号を生じる装置とを有し、前記アドレス・ラッチが
   前に受取つたアドレスで一杯の状態であり、 前記システム・バスと接続され、アドレス・ラッチと、
   前記未遂の操作がメモリー・モジュールに対して送られ
   、前記アドレス・ラッチが一杯の状態の時前記システム
   ・バス上にアドレス位相を延長する凍結信号を生じる装
   置とを有するメモリー・モジュールと、 前記操作が多重データ転送を含む時操作のアドレス位相
   を延長する凍結信号を生じる前記システム・バス上の制
   御装置とを設けることを特徴とする計算システム。 １９、前記制御装置が、多重データ転送において各デー
   タ転送をカウント・ダウンするカウンタを含み、該制御
   装置は前記カウンタが非ゼロ和の状態にある間前記凍結
   信号を生じることを特徴とする特許請求の範囲第１８項
   記載の計算システム。 ２０、前記メモリー・モジュールが前記システム・バス
   上に要求されたデータを置く用意がない時、前記メモリ
   ー・モジュールからの読出しを要求する命令のアドレス
   位相に応答してデータ用意なしの信号を表明する前記メ
   モリー・モジュール内の装置を更に設け、 前記データ用意なし信号が表明されかつ前記アドレス位
   相が妥当な指令を保有する時、前記制御装置がある操作
   のアドレス位相を延長する凍結信号を生じる装置を更に
   含むことを特徴とする特許請求の範囲第１８項記載の計
   算システム。 ２１、前記システム・バスに接続され前記操作のデータ
   位相の初めにおいて、また前記システム・バス上に凍結
   信号および待機信号が存在せずかつ妥当な指令が存在す
   る時表示される前記データ位相の初めにおいて待機信号
   を付勢する装置を更に設けることを特徴とする特許請求
   の範囲第１８項記載の計算システム。 ２２、前記システム・バスに接続されて、前記システム
   ・バス上に転送されるデータにエラーが検出されるなら
   ば、待機信号の付勢を延長する装置を更に設けることを
   特徴とする特許請求の範囲第２１項記載の計算システム
   。 ２３、データ位相が後に続くアドレス位相において操作
   が行なわれる計算システムのシステム・バスにおいて使
   用されるメモリー・モジュールにおいて、 前記システム・バスからアドレスを受取つてこれを保持
   するアドレス・ラッチと、 前記メモリー・モジュールが前記システム・バス上で未
   遂のアドレス位相において選択された時、ボード選択信
   号を生じる装置と、 前記アドレス・ラッチが前に受取つたアドレスと前記ボ
   ード選択信号で充填されるとこれに応答して前記システ
   ム・バス上にアドレス位相を延長する凍結信号を生じる
   装置とを設けることを特徴とするメモリー・モジュール
   。 ２４、凍結信号およびエラー信号が存在しない時アドレ
   ス位相の終了を表示する装置と、 前記ボード選択信号と前記アドレス位相の終りに応答し
   てメモリー確認信号を表明する前記装置とを更に設ける
   ことを特徴とする特許請求の範囲第２３項記載のメモリ
   ー・モジュール。 ２５、データ位相が後に続くアドレス位相において操作
   が行なわれる計算システムのシステム・バスにおいて使
   用されるキャッシュ装置において、前記システム・バス
   からアドレスを受取つてこれを保持するアドレス・ラッ
   チと、 前記システム・バス上で書込み操作が未遂であるかどう
   かを判定する装置と、 前記アドレス・ラッチが前に受取つたアドレスで充填さ
   れるとこれと未遂の書込み操作に応答して前記システム
   ・バス上のアドレス位相を延長する凍結信号を生じる装
   置とを設けることを特徴とするキャッシュ装置。