JPS61165154A - パイプライン・カッシェ・メモリー及びそれを備えたデータ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、コンピュータ・システムおよび多重プロセッ
サ・コンピュータ・システムに関する。

特に、本発明は、カッシェ・メモリー・システムを含む
多重プロセッサに関する。

カッシェ・メモリーは大小の単一プロセッサおよび多重
プロセッサ・システムの処理能力を増加する際非常に有
効であることは周知である。多重プロセラ・す゛・シス
テムにおいＣは　カッシェ・メモリーは通常２つの方法
のいずれかで構成される１、その第１は、１つのカッシ
ェ・メモリーが１つもしくはいくつかの主記憶装置モジ
ュール毎に用いられるｊ（用カッシェ形態である。これ
はシステム内の全てのプロセッサによっ゛Ｃアクセス川
能能ある３、第２の形態は、その内部でカッノエ・メモ
リーが中−のプロセッサに対１〕占有される専用力ッノ
エ装置である。これらの形態については、Ｍ　ｉ　（：
　ｈ　ａ　ｅ　ｅ　ｌ　Ｄ　ｕ　ｂ　ｏ　ｉ　ｓおよび
Ｆ、八　ｌｌｒｉｇｇｓ著の「多重プロセッサにおける
カッシェのコヒーレンス特刊の効果」なる論文（Ｔ［１
Ｅｌｉ　Ｔｒａｎｓａｃｔ、ｉｏｒ＋ｓｏｎＣｏｍｐｕ
　１．ｅ　ｒｓ　、第Ｃ−：ｌ　１巻第１１号、　１９
８２年１１月刊）においてツー１戊されている。

更に、多重ブロセッ・す°・システムは、１つのカッシ
エ・メモリーを含む共通の制御装置を共用するよう構成
されている。米国特訂第４，１７８．５！１１号および
同第４　、　：ｉ　９２　、２００壮はこのような形式
のシステムの事例である。このシスデノ＼においては、
処理装置が共通のバスと接続してカッシェ・メモリーの
アクセスのため使用可能なバス・サイクルを割当てを行
なう。プロセッサ間のアクセスの競合を解除する際かな
りの時間が費消されることが判った。このため、更に、
システムの複雑さを川に増すことの他、システムの性能
を低Ｆさせるものである。

更に、米国特許第４，３７８，５９１号に開示されたシ
ステムにおいては、先入れ先出しくＦ　Ｉ　ＦＯ）メモ
リーの如きバス・サイクルを求める他のソースがこのカ
ッシェのサブシステノλ内に含まれている。この資源は
、局部バスを介してカツシエ・メモリーに対するアクセ
スをある優先順位に基づいて許されなければならない。

前記ＦＩＦＯは、−殴に］二記憶装置の書込み操作であ
る情報の転送が先行するように、処理装置より高い優先
順位が与えられている。即ち、カッシェの更新操作がプ
ロセッサの要求よりも高い優先順位を割当てられ、これ
が更にシステムの性能を低下させている。

１つの従来技術のｊ）ｉ−プロセッサ・システムは、完
全にセグメント・化されたパイプラインにより構成され
るカッシェ・メモリー兼主記憶装置を含むメモリー・シ
ステムを使用する。このシステムは、早−のパーソナル
・コンピュータであり、このためｑｔ　　のユーザ・シ
ステムを許容））−るに過ぎない。本システムの論議に
関しては、Ｄ、　Ｗ、　［：１ａｒｋ、　Ｉｌ、　Ｗ、
　Ｌａｍｐｓｏｎおよびに、八、四（汀著［高性能パー
ツリール・コノピユータのメモリー・システムＪ　Ｉ！
１！１ｉ　’ｒｒａｎｓａｃｔ、１ｏｎｓ　ｏｎ　Ｃｏ
ｍｐｕｌｅｒｓ第ト：（０巻第１０号−（１９８１年Ｉ
ｎ月刊）を参照されたい。

従っ゛Ｃ１本発明の上な目的は、複数のソースからの要
求を取扱うことができる高性能のカッシェ・メモリー・
システムの提供にある。

本発明の別の目的は、カッシェ・、メモリー装置を競合
のない方式に基づい”Ｃ共用することを独立的に作動す
るソースに許容するシステムの提供にある。

（発明の要約り　　　゛ 」、記［１的および長所は、本発明の望ましい実施態様
において達成される。本発明によれば、カッシェ・メモ
リー・サブシステムは、多数の独立的に処理が行なわれ
る中央処理装置を含む複数のソースにより共用可能な２
つのパイプライン段を有するように構成されている。こ
のカッシェ・メモリ−の第１のパイプライン段は、登録
簿の探索および比較操負を行なうか、第２のパイプライ
ン段はカッシェ・バッファ・メモリーからの要求された
データの取出しおよびそのソースへの転送の諸操作を行
なう。カッノエ・メモリーは更に、ソースと結合して各
処理装置のタイムスロ・ソトの割当てを行なってパイプ
ライン段によるその処理をオフセラ］・する調時兼制御
装置を含んでいる。

カッシェ・、メモリーの制御装置をソースの動作と同期
させることにより、ソース間の競合の機会が４ｉ効に排
除され、これによってシステム性能を向−１−させる。

このため、カッシェ・メモリーは全てのソースによるパ
イプライン段の競合しない動作を可能にしなから続いて
循環作動させられる。

更に、望ましい実施態様においては、各中央処理装置の
ソースはカッシェ・メチリ−装置によりこれに対して割
当てられた全てのタイムスロットよりも少ない回数の使
用を要求するようにプログラムされている。即ち、望ま
しい実施態様においでは、各中央処理装置ソースがこれ
に割当てられるタイムスロットの１つ置きに要求するの
である。従って、残りのタイムスロットは他のソースに
対１ノで使用可能となっている。望ましい実施態様にお
いては、１つのこのような他のソースが更新および置換
の要求を取扱う先入れ先出しくＦ　Ｉ　ＦＯ）バッファ
である。本発明の構成は、バッファのどんな桁あふれて
も阻１［する速度におりる自由なタイムスロットにおい
てこれらの要求か取扱われることを可能にする。

更に詳細に述べれば、望ましい本実施態様は２つの中央
処理装置（ｃｐｕ）を備えた中央処理装置のサブシステ
ムをきんている。各ＣＰＵは要求の仮想アドレスを物理
的アドレスに変換するための仮想メモリー管理装置を有
する。各中央処理装置は、１つ置きのマイクロ命令の作
動サイクル毎に要求を牛しるにうに交Ｊ７−のマイクロ
命令がコード化されるようにマイクロプログラム制御さ
れている。カッシェ・メモリー内に含まれる同期制御回
路が、異なる時間間隔において各中央処理装置のクロッ
ク回路を同期させるための信号を生成する。これらの間
隔は、このようなサブシステムの競合のない動作を生じ
るように充分な数のタイムスロットによりオフセットさ
れる。

本発明の構成および作動方法の双方に関する本発明の特
性と考えられる斬新な特徴については、他の１−１的お
Ｊ−び長所と共に、図面に関して以下の記述を考察Ｊ−
れば更によく理解されよう。しかし、各図面は単に例示
および説明の目的のために提小され、本発明の限定と見
做されるべきものではない。

（第１図のシステムの説明） 第１図は、１つのシステム・バス１２に対し共に結合す
る複数のサブシステム１４乃至３０を含む多重ブロセッ
ザのデータ処理システム１０を示している。この例示的
なサブシステムは、複数の中央サブシステム１４乃至１
６と、複数のメモリー・サブシステム２０乃至２８およ
び周辺サブシステム３０を含んでいる。各サブシステム
は、非同期状態にシステム・バス１２１−の他の装置に
対する指令、割込み、データまたは応答の形態における
要求を送受する１　に とをこれと関連する装置（単数または複数）が可能とな
るインターフェース領域を含んでいる。

即ち、各インターフェース領域は、に、　Ｊ、　Ｂａｒ
ｌｏｗの米国特許第３，９９５，２５８号「データ統合
手法を有するデータ処理システム」において開示された
如きバス・インターフェース論理回路を含むものと仮定
することができる。

中央サブシステム１４乃至１６の各々の構成は同じもの
である。第２図は、本発明により構成された中央サブシ
ステム１４をブロック図で示している。

サブシステム１４は、１つのカッシェ・サブシステム１
４−６を共用するため接続された１対の中央処理装置（
ｃｐｕ）サブシステム１４−２および１４−４を含んで
いる。カッシェ・サブシステム１４−６は先入れ先出し
くＦ　Ｉ　ＦＯ）サブシステム１４−１０を介してシス
テム・バス１２に対し結合するが、このサブシステムは
インターフェース領域１４−１に含まれるものと考える
ことができる。

第２図から判るように、ＣＰＵサブシステム１４−２お
よび１４−４の双方は構造上同じものである。

即ち、各ＣＰＵサブンスデムは３２ビツトの中央処理装
置（ＣＰＬＪ）（即ち、ＣＰ　Ｕ　１４−２０および＋
４−４０　）と、メモリー要求の一＝一部としてカッシ
Ｊ・サブシステム１１−０に対して与えるためＣＰ　ｔ
Ｊの仮想アドレスを物３’４目的アドレスに変換するた
めの仮想メモリー管理装置（■ＭＭＵ）（即ら、Ｖ　Ｍ
　’Ｍ　Ｕ　ｌ　４−２ｆｉ　；に５よびｔ４＝４６）
を含ンテイる。また、各ＣＰＬＪサブシステムは、読出
し専用ストア（ＲＯ３）および１６ビツトのＲＯＳデー
タ出力レンしタ（ＲＤＲ）（即ちＲＯＳ　１４−２４、
＋４−４４およびＲＤＲＩ４−２！ｉ、１４−４５　）
を含んでいる。

芥サイクルめ初めに、丼ＲＯ８は、作動サイクル中行な
われる動作の形式を規定する（゛即ちファームウェア・
ステップ／ブロック）そのデータ出力（ＲＤＲ）Ｌノジ
スタに対して１６ビツトのマイクロ命令ワー　トを続込
むように条件付けされる１、芥ＣＰＵサブシスデノ入内
のクロ多り回路（即ち、回路＋４−２２および１４−４
２　）は、本文においで説明するようにカッシェ・サブ
システム１４−６の制御−千゛（そのサブシス−ｔムに
対する基本的なタイミングを確へ“ｌする。３ＣＰ［Ｊ
サブシステムの構成要素は標べ１−的な集＋＋’（回路
チップから構成することかできる。。

第２図から判るように、カッシェ・サブシステム１４−
６は、１つの＼２−ス・アドレス生成部分と、各々が＋
：ｈ自体の復−３４１５Ｊ−び制御回路を打−う−る２
つの個々のパイプライン段とに構成される。このソース
・アＩ・レス生成部分は、ソース・アドレス選択および
増分の諸機能を行なうブロック＋４−６２および＋４−
６４を含んでいる。第１のパイプライン段はア］・レス
段であり、図示の如く構成されたプロ、ツク１４−６乃
至１４−７６の回路を含んでいる。この段は、生成され
たソース・アドレスおよび登録簿探索およびヒツトの比
較をラッチする機能を行なう。第１のパイプライン段は
、１つのレベル爵号と１つの桁アドレスの形態の情報を
出力として牛しる。、第１のパイプライン段の動作は、
ブロック＋　４−６０のタイミングおよび制御回路によ
って生成される調時４１１号によってクロックされる、
。

この第１段からの情報は、即時次のソース要求のため用
いることができる第１のパイプライン段から第２のパイ
プライン段へ送られる。第２のパイプライン段はデータ
段であり、１示の如く構成されたブロック＋１−８ｏ乃
至＋４−９６の回路を含んでいる。この段は、バッファ
・メモリー１４−８８およびｌトロ０から要求されたデ
ータをアクセスする、あるいはＦ　１−　Ｆ　Ｏサブシ
ステム＋４−１０から受取ったデータを置換／格納する
。このため、第２のパイプライン段は、ＣＰＵサブシス
テムの１つに対して送るための３６ビツトのデータ・ワ
ードを生じる。また、第２のパイプライン段の動作は、
ブロック１４−６０の調時および制御回路により生成さ
れた調時信」によってクロックされる。　　　・示１と
第２のパイプライン段の異なるブロックが、　Ｔｅｘａ
’ｓ　’Ｔｎｓｊ：ｒ”＋ｊｎ＋ｅｎｔｓ社発行の「Ｔ
ＴＬデータ・ブック第３巻Ｊ（１９８４年服）、および
八ｄｖａｎｃｅｄ　Ｍｉｃ’ｒｏ　Ｄ；、ｖｉｃｅｓ社
発行のｒ　ＡｄｖａｎｃｅｄＭｉｃｒｏ　Ｄｅｖｉｃｅ
ｓ社のプログラム可能な子ロー・口シック・ハンドブッ
クＪ　　（＋！１Ｂ：１第１Ｂ：記載される如き杓準的
な集積回路から構成される。例えば、ブロック＋４−６
２のアドレス選択回路は、４つのアドレスの１つを選択
するようカスケード接続サレタ６つの７４ＡＳ８！ｉ７
型マルチプレクサ・チップからなる２組から構成さ、１
１−Ｃいる１、ブロック１４−！１２のスワップ・マル
チプレクサは同じタイプのチップから構成される。ブロ
ック＋４−６８、＋４−７２のラッチは、７４Ａ　Ｓ　
＋＋４：］　Ｄ型のラッチ・チップから構成されている
。このブロック＋４−７０のスフ９プ・マルチプレクサ
およびデータ・レジスタ回路は、八ｄｖａｎｃｅｄ　Ｍ
ｉｔ：ｒｏ　Ｄｅｖｉｃｅｓ社製の部品詐号ＡＭＰＡＩ
６Ｒ６Ａの如き単一クロックのプログラムｉｆ能アレー
・ロジック素子から構成されている。。

登録簿メモリー目−７４およびロー７６は、Ｔ　ｅ　ｘ
　ａ　Ｓ　Ｉ　ｎ　ｓ　Ｌ　ｒ　ｕ　ｍ　ｃ　ｎ　Ｉ：
　ｓ社製の部品層＋ｇ−Ｔ　Ｍ　Ｓ　２１５０ＪＬを有
する８ビツト・スライスのカッシェ・アドレス・コンパ
１ノータ回路から構成されている。アドレスおよびデー
タ・レジスタ］’　４−８０乃至＋４−１１４　、およ
び１４−９４および＋４−９６は、ｉ’　ｃ、ｘ　ａ　
５Ｉｎｓｌｒｕ＋ｎｅｎ１．ｓ社製の部品番号Ｓ　Ｎ　
７４Ａ　Ｓ　８２３を有する９ヒ・ソトのインターフェ
ース・フリップフロップから構成されている。ハ・ソフ
ァ・メモリーは、ＩＮＭＯｓネ１製の部品番号Ｉ　Ｍ　
Ｓ　＋４２０をイ「する４に×４ピッ１−・メモリー・
チップから構成されている。ブロック１４−６４のアド
レス増分回路は、部品番号７’ｌＡ　Ｓ　１１１１　Ａ
により表示される変換なＡ　Ｌ　ＬＪヂ・ンブ、および
八ｄｖａｎｃｅｄ　Ｍｉｃｒｏ　ＤｅｖｉｃｅＳ礼製の
部品番号Ａ　Ｍ　Ｐ　Ａ　Ｌ　ｌｌ１Ｌ８　Ａを有する
プログラム＋ｉｌ能なアレー・ロジック素子から構成さ
れている。。

ブロック１４−ｆｉ６および＋４−＋１６の指令レジス
タおよび復号回路の第１および第２のレベルか、それぞ
わＡ　＋Ｉ　Ｖ　ａ　ｎ　ｃ　ｅ　ｄ　Ｍ　ｉ　ｃ　ｒ
　ｏ　Ｄ　ａ　ｖ　ｉ　ｃ　ｅ　ｓネ１′！Ａの部品番
号ＡＭＰＡＬ　Ｉｉｉ　Ｒ４ＡおよびＡＭＰＡ　ＬＩ６
Ｒ，６Ａをイ」−するクロックされたブロクラム可能ア
レー・ロジ、＋１り素ｒを使用する。これらの回路は、
第２１ヌｌに、ト５いて示される如き所要の選択、読出
しおよび占込み制御化−号（即ち、信号５ＷＡＰＬＴ＋
００．５ＷＡＰＲＴ＋９０、ＰＯＬＤＤＴ−ＯＬ、　　
Ｐ　Ｉ　　ＬＤＤＴ−ＯＬ、　　ＰＯＬＤＤＦＯＲ。

Ｐ　Ｉ　ＬＤＤＴ−ＯＰｔ）を生じる。これ以」−の詳
細については、イ・１属書の数式を参照されたい。

第２図から判るように、力ｔノシェ・サブシスデノ、１
４−ｆｉは山数または偶数のメモリー・アドレスのいず
れかに応答して２つのデー々・ワードのアクセスが同時
にてきる偶数および奇数の部分に構成される。この形式
のカッシェ・メモリー・アドレス指定の構成についての
これ以北の内容については、本文に示したちのと同し・
譲受入に譲渡された米国４、■許第４，３７８，５！ｌ
１号を参照されたい。

第２図はまた、置換アドレス・レジスタ＋４−１２およ
びシステム・バス１２に対して接続するブロック目−１
１のＦＩＦＯ制御およびクロック回路を含むＰ　Ｉ　Ｆ
’　Ｏサブシステム＋４−１０をブロック［メＩで示し
′（いる。ＦＩＦＯサブシステム＋４−１０　Ｔま、シ
スチン＼・ハス１２−トの２つのサブシスデノ、間に転
送された全ての情報を受取る。この情報が］−１記憶装
置のデータを更新するためのものである時、情報はこの
ような更新または置換操作を表示するようにコード化さ
れる。Ｆ’ｌＦＯサブシステムｌ　４−１０はまた、カ
ッシェ・サブシステム１４−　ｆｉによりシステム・バ
ス１２に対して送られつつあるメモリー要求から生じる
新たなデータを受取る。更新および新たなデータの双方
は、サブシステムｌ／１−１０内に含まれるバッファ・
メモリー内の要求として格納される。ＦＩＦＯ制御回路
は各要求を復号して適当な動作サイクルを開始し・、こ
れが第２図から判るようにカッシエ・サブシステム１４
−ｆｉの各部に対して与えられつつあるアドレス、デー
タおよび指令を生じることになる。本発明のｌｌ的のた
めには、ＦＩＦＯサブシステムは構成においては従来周
知のものと見做すことかでき、本願と同じ譲受入に譲渡
された米国特許第４．１！１５；３４０号に開示された
ＦＩＦＯＭ路の形態をとる。

第２図の芥サブシステムに対する基本的なタイミングは
、ブロック目−６０の調時および制御回路によって確在
される。本発明によれば、このような制御によりＣＰＵ
サブシステム１４−２および１４−４、およびＦＩＦＯ
サブシステム＋４−Ｉｎによるカッシェ・サブシステム
＋　４−　ｔｉの競合のない共用が１１能となる。ブロ
ックｌ　４−１ｉ　０の回路についでは、第３ａ図ノリ
金第３Ｃ図に更に詳細にボされている。第３ａ図は、制
御４１４号Ｐ　Ｔ　ＯＳ　Ｅ　Ｌ　＋　Ｏ０１ＰＴＩＳ
ＥＬ＋ＯＯおよびＳ　Ｌ　ＲＰ　Ａ　Ｄ　＋　００を生
じ・るブロックＩｌ！−６００のアドレス選択論理回路
を示し、ている。これらの（３号は、ＣＰＵサブシステ
ノ＼１４−２からのＣＰＵカッシエ要求伝号ＰＯＲＤＯ
２＋１０およびＰＩＲＤＯ２＋１０、およびＦＩＦＯサ
ブシステムｌｌｌ−１０からのＦＩＦＯ（Δ−号ＦＩＵ
ＰＤＴ＋ＯＯおよびＦＩＳＨＢＡ＋ＯＯ１およびブロッ
ク＋　４−６４０の調時回路からのアドレス・タイミン
グイ、”’；−７ｊＴＭＩＡＤ２＋ＯＯおよびＴＭ３Ａ
Ｄ４＋ＯＯに応答して生成される。こわらの１言壮は、
要求アドレス・ソースとしてサブシステム１４−２．１
４−４および１．４−１０の１つを選択するようにアド
レス・セレクタ＋４−６２を条件付ける。

第３ａ図から判るように、回路はＡＮＤゲート１４−８
０２乃至１４−６０８およびＯＲゲグー目−６１０を含
んでいる。また、同図はＲＤＲレジスタ１４−２５およ
び１４−４５のビット位置２および信号Ｆ　Ｉ　ＵＰＤ
Ｔ→−００およびＦＩＳＨＢ’Ａ＋ＯＯを生じるＡＮＤ
ゲーグー１４−１１２を含むＦＩＦＯブロック＋４−Ｉ
＋の一部を示す、。

５３　ｂ　１７１はブロック＋４−１ｉ２０のパイプラ
イン・クロック回路を示している。これらの回路は、信
号Ｓ　Ｔ　Ｐ　Ｉ　Ｐ　Ｆ、　−１−００の生成をもた
らすパイプラインの始めを開始することができる異なる
タイプのカッシェ・メモリー・サイクルを規定する。信
号ＳＴＰ　Ｉ　ＰＥ＋ＯＯは、各要求に応答して予め定
めた一連の信号を生成するクロックされたレジスタ＋４
−６３２を条件付ける。

更に詳細には、各ＮＡＮＤグーｈ１４−６２２乃至１４
−６２１１か第２図のサブンステムの１つにより要求さ
れるあるタイプの活動を表示する（、１′；吟を１１−
しる。即チ、信ｒ；３ＰＯＣＡＲＤ−００およｉ’ｌ’
Ｐ　Ｉ　ＣＡＲＤ−００はそれぞれＣＰＵ０サブシステ
ム１４−２およびＣＰ　ｔＪ　ｌサブシステム１４−４
によるサービスのカッシェ要求を示し、信号ＦＩＳＨＢ
Ａ　−１０オヨびＦＩ　ＵＰＤＴ−１］；ｉＦ　ＩＦＯ
サブシスデ！ｘ１４１０によるサーブスに対するカッシ
ェ費求を表示する。これらの要求は、下記の如く要約１
−ることができる。

ｔ　、Ｈ，□Ｉ、ｊ−０−Ｍ質匹世ゴー９ｃ　ｐ　’ｔ
ｊ　ｏ読出しは、インターフェース１４−１内のＣＰＵ
ボート０が使用中でない（即ち、信号ＰＴＯＢＳＹ−１
０＝１）時、第１のタイムスロット／間隔（即ら、信号
Ｔ　ＩＭＥＯｔ　＋ｏｏ＝１）においてＲＯＳ　１４−
２１によで開始されるカッンエ・メモリー要求に応答し
て生じる（即ち、信号ＰＯＲＤＯＺ＋１０＝１）。ＣＰ
Ｕ０サブシステム１４−２により与えられるアドレスは
第１のバイブラ・１２段に対しで法えられ、登録簿の読
出しが行なわれる。ピットが検出されて要求されたデー
々がデータ・バッファに格納されることを表示する時、
バッファの読出しが行なわれデータがＣＰＵ０データ・
レジスタにクロックされる。ミスが検出されると、ＣＰ
Ｕ０ボートが使用中となり、要求は接木されたデータを
取出すためメモリーに送られる。

２　旦ヱＩＪ　１−一簾聞しゴノリレ ＣＰ　ＩＪ　１読出しは、インターフェース１４−１内
のＣＰ　ＬＪボート・１が使用中でない（即ち、信号Ｐ
ＴＩＢＳＹ−１０＝１）第３のタイムスロツｂ　／　間
隔（即チ、（ｇ号ＴＩＭＥＯ３＋１１＋１）においてＲ
ＯＳ　＋４−４４によって開始されるカッシェ・メモリ
ー要求に応答して生じる（即ち、イ；号ＰＩＲＤＯ２＋
１０＝１）。

１’　２−のノＬパー久二準イｌ洟 第２の半一バス・サイクルは、ＦＩＦＯサブシステ１ｉ
４−１０が要求を格納した時（即ち、信号Ｆ　Ｉ　ＨＡ
ＶＥ＋　１０’＝　１　）　、第１のまたは第３のタイ
ムスロット／間隔（即ち、信号７Ｍ１０Ｒ３十００＝１
）においてシステム・バス１２１−に戻される１ミ記憶
装置またはＩ１０装置のいずれかから要求されたデータ
に対するＦＩＦＯサブシステム＋　４−１１１により開
始される第１のタイプのカッシェ・メモリー要求に応答
して生じる（即ち、信号ＦＩＳＨＢＡ＝１）。ＦＩＦＯ
サブシステム１４−１０がデータをｉ１０装置から第１
のパイプライン段に対ｌノで′）°える時、このデータ
はどのメモリーの状態も変化することなく訪パイプライ
ン段を通過して、適当なＣＰ　ＬＪデータ・レジスタに
対しクロックされる。主記憶装置からのデータはカッシ
ェのデータ・バッファに対して書込まれて適当なＣＰＵ
データ・レジスタに対しクロックされる。

±−１チリー２ｂシ欠央−凱防イ」外ル、メモリー書込
み更新サーｒクルは、ＦＩＦＯサブシステム１４−１０
が要求を格納した時（即ち、信号Ｆ　Ｉ　Ｗ　Ａ　Ｖ　
Ｅ　＋　１　（１＝　１　）第１または第３のタイムス
ロット／間隔（即ち、信号ＴＭ１０Ｒ３＋ｏｏ＝Ｈにお
いてこのデータの確認（即ち、信号Ｆ　Ｉ　ＡＣＫＲ−
１−００＝　１　）と同時にンステノ、・バス１２から
受取ったデータの置換または更新に対するＦＩＦＯサブ
システム１４−１０により開始される第２のタイプのカ
ッシェ・メモリー要求に応答して生じる（即ち、イ菖号
ＦＩＵＰＤＴ＋０Ｏ＝１）。ＦＩＦＯサブジスデム＋４
−１０はデータを第１のパイプライン段に与え、その結
果登録簿メモリーの読出しを生しる。ヒツトが検出され
ると、置換データがバッファ・メモリーに対して書込ま
れる。

イＪ：号ＰＯＣＡＲＤ−００乃至Ｆ　Ｉ　ＴＪＰＤＴ−
１０のどれかが２進数０に対してローに強制されると、
ＮＯＴ、ＯＲケート１４−１ｉ３０　（即ち、ＮＡＮＤ
ゲートグー同しンが開始パイプライン信号Ｓ′ＦＰＩＰ
Ｅ＋ＯＯを２進数ｌへハイの状態に強制する。この状態
は、レジスタ］　４−６４１２を各クロック信号Ｍ　Ｃ
Ｌ　ＯＣＫ　＋　００に応答してカウントを開始するよ
うに条件付ける。レジスタ１４−Ｆｉ３２は、レジスタ
出力が直接または図示の如くインバータＣＰ　Ｕ　１４
−６３４によって反転された後に連続するレジスタ入力
段に対してフィードバックされるように環状計数器とし
て接続される。レジスタ＋　４−　［ｉ　：ｌ　２は、
クロックイ言−ＢＭｃｔ、、ｏｃｘ＋ｏｏの発生毎に第
１の段に対してロートされたパルスを送ることによりカ
ウントを継続する。この状態が、信号Ｐ　Ｉ　ＰＥ０Ａ
＋ＯＡ乃至ＰＩＰＥＯＢ−ＯＢど対応−４−る一連のパ
ルスを生じる。クロック信号Ｍ　Ｃ１，、、ＯＣＫ　＋
ＯＯが、ブロック１４−６１１内に含まれる図示しない
クルスタル発振タイミング回路によって牛成される。こ
のクロックイ８号Ｍ　ＣＬ　ＯＣＫ　＋　００もまた、
ブロック＋４−２２および＋４−４２のＣＰＬＩクロッ
ク回路に対する入力としてり−えられる。

第３ｃ図は、ブロックｌ　４−１ｉ　４０のマスター・
カウンタおよび同期制御回路、およびブロック１４−６
ｆｉＯ（７’）　Ｆ　Ｉ　Ｆ　Ｏサイクル選択論理回路
を示す。

ブロック１４−ＦＩ４０の回路は、クロック信号ＭＣＬ
ＯＣＫ＋ＯＯに製品して所要の一連のタイミングイバ号
−ＴＩＭＥＯ１＋１１乃至Ｔ　Ｍ　１０　Ｒ３＋００を
生成し、これがその間にカウント・メモリー・サブシス
テム１４−６かサブシステムのカウント・メ千り一要求
の処理のための要求された諸操作を実施する種々のタイ
ムスロット／間隔を規定する。

マスター・カウンタは、それぞれ図示の如く接続された
レジスタＩ　４−６５　［］および関連するＮＯＴＡＮ
ＤおよびＯＲケグー、１４−６４２および＋　４−６４
４乃至＋　４−１ｉ　４　Ｂを含んでいる。この構成は
、各クロック信号ＭＣＬＯＣＫ＋００により連続的に増
分即ち増進される環状計数器として作動する。このマス
ター・カウンタは、ブロック１４−６５２の同期制御回
路に対して信号、ＴＩＭＥＯ１＋００およびＴＩＭＥ０
３＋００をり−える。これらの回路は、それぞわプロ・
ツク１４−２２および＋４−２４のＣＰＵ０および１の
クロック回路に対してり−えられるイへ−′＋ＰＯＭｓ
Ｙ＋００および信３ＰＩＭＳＹＮ＋ＯＯを生じる。この
ような各信号はＣＰＵクロックＣＰＵの動作をカウント
・メモリー・サブシステムのタイミングおよび制御回路
と同期させる。更に、同期信号ＰＯＭＳＹＮ十００はブ
ロック１４−２２内に含まれる環状計数器レジスタの時
間０２フリップフロップ段の入力端に与えられるか、同
期信号ＰＩＭＳＹＮ＋ＯＯはブロック１４−４４内に含
まれる環状計数器レジスタの時間０２フリップフロップ
段の入力端に与えられる。このような各信号が行左する
時、ＣＰＵのり０ツク回路の適）Ｉ′量な時間間隔にお
ける而送りを可能にする。信号Ｐ　ＯＭ　Ｓ　Ｙ　Ｎ　
Ｃ＋　ＯＯおよびＰＩＭＳＹＮＣ＋００は、これらイハ
号が２つのタイ１、スロット／間隔（添付書参照）だけ
相互にオフセットされた状態を維持するように牛成され
る。

ブロック＋４−６６０のＦＩＦＯサイクル選択論理回路
は、図示の如く直列に接続した１対のＮ０ＴＯＲケー［
１４−６ｆｉ２および＋４−６６４と、１対のＡＮＤゲ
ーグーＩ　４−６６ｆｉおよび＋４−６６８と、ＮＯＲ
ゲーグー１４−［ｉ７０と、ＮＯＴ　　ＡＮＤ　（ＮＡ
ＮＤ）ゲート＋４−６７２およびクロックされたＤタイ
プ・レジスタのフリップフロップ段Ｉ４−８７４を含ん
でいる。これらの回路は、本文に説明するようにＦＩＦ
Ｏサブシステム＋４−１０の動作をカウント・サブシス
テム１４−６の動作と同期させるタイムスロット／間隔
時間Ｉ　ＭＥＯ２およびＴＩＭＥＯ４においてＦＩＦＱ
サイクＪレイ菖号ＣＹＦＩＦＯ＋００およびＰＩＦＯｆ
、１号ＤＯＡＦＩＦ”＋ＯＯを生成する。

（作用の説明） 第１図乃至第３Ｃ図と関連して、本発明の望ましい実施
態様を第４１メ１のタイミング図に関して次に記述する
。第３ｂ図乃至第３Ｃ図のブロックロー６２０および目
−６４０の環状Ｒ１重畳器路が循環即ち動作（即ち、タ
ロツク信号ＭＣＩ、ＯＣＫ＋’００に応答し・てカラン
Ｉ・動作）し、また両方のＲＯ３目−２４および目−４
４が予め定めた状態に初期化そたｂのとする。前に述べ
たように、各ＲＯＳストアのＲＯＳワードは、ｃｐｕサ
ブンステム１４−２および１４−４に割イ・１けされた
サイクルを規定する１と０のいずれかのパターンを生じ
るように適当にコード化され′（いる。このコード化は
、芥ＲＯＳワ・−トのピッｌ−位置２か適当にコード化
さ第１だ第２図においで示されている。

４５号ＴＩＭＥ’０１＋ＯＯの先頭部において、ＲＯＳ
ワー　ＹがＣＰＵ０ＲＯＳデータ・レジスタ１４−２５
に対してクロックされる。ＲＯＳワードの指令フィール
が調へられる（即ち、ヒツト０および１）。ヒツト０お
よび１が「１０」である時、どの状態は、データがシス
テム・バス１２に対して接続されたある装置に関１７て
データの書込みまたは読出しか１１−なわれるシステム
・バスの容量をカツタ上・サブンステムｌ　４−１ｉか
実行すべきことを指示Ｊ−る。カッシエ・メ千り一要求
が主記憶装置読出し操作を指示し、カツタ上・サブンス
デム目−６がカッシエ・、メモリーの読出しを行なうも
のとコｌ−る。この１１．’ｌ　、　　Ｒ（’）　Ｓう
′−タ・ビ・ソｉ・２が調へられて、ＣＰＵ０か時間間
隔Ｔ２および＋３と対応１−る次にくるカッシエ・パイ
プライン・サイクルを使用１７ようとするかどうかを確
認する。ピッ１．２がＯである時、この状態はＣＰＵ０
サブシステム１４−２が次のカッシエ・サイクルを使用
しようどしないことを表わす。し・かし、ビット２が１
の時は、この状態はｃ　ｐ　ｕ　ｏサブシステム１４−
２が次のカツタ上・サイクルを使用することを表わす。

ｃｐｕｏサブシステ’ｂ　＋４−２に対するボー１−回
路が別のシステム・バス要求の処理のため使用中ではな
い（即ち、仁！’３　Ｐ　Ｔ　ＯＢ　Ｓ　Ｙ　−１０＝
　１　）’ｂのとする。第３ｂ図から判るように、ＮＡ
ＮＤグー１１４−ｆｉ２２は４５号ＰＯＣＡＲＤ−００
を０に強；１ｕｌｌ　ｂ、このためＮＯＴ　　ＯＲケグ
ー目−６３０をして開始べ・ｒブライン信号５ＴＰＩ　
ＰＥ＋ＯＯを２進数１に強ｊト１１させる。第４図から
判るように、このイ１−１号はイ、；号Ｔ　Ｉ　ＭＥ’
０１　＋０’０のｔ麦端部によりイ１”効となる。即ち
、ハツチを施した領域により示さ才ｌるように開始パイ
プライン信号ＳＴＰ　Ｉ　ＰＥ＋００は第４図のＣＰＵ
０サイクルとして表わされる（２号の先端部まで仔効と
なる。

また、時間信号５ＴＰＴＰＥ＋ＯＯが生成されつつある
間は、ＲＯＳデータ・ワード・ビｙ　ｂ２と対応する信
号ＲＯＯＲＤＯ２＋ＯＯが、タイミング佇）号Ｔ　Ｍ　
Ｉ　Ａ　Ｄ　２　＋００およびボート使用中（７ｉ　％
３ＰＴ　ＯＢ　Ｓ　Ｙ　−００と共に、第３ａ図のＡＮ
Ｄケ−１・ｌ　４−６１１２をしてアドレス選１尺イ言
号Ｐ　Ｔ　ＯＳ　Ｅ　Ｌ　＋　００を１に強制させるこ
とが判るであろう。この状態は、アドレス・セレクタ目
−ｔｉ２がな数および偶数のラッチ１４−６８および＋
４−７２に対してりえられるへきアドレスとしてＣＰＵ
０　　ＶＭＭＬＪ１９−２１ｉからの３３ビツトのアト
レスを選択Ｊ−るＪ−うに条イ′１付けする即ち構成す
る。

開始パーｆブライノイＩＣ号５ＴＰＩＰＥ＋ＯＯは第３
ｂ図の環状計数器１４−　Ｒ２：ｌに対しＣ１了えられ
、第２のタロツク信号ＭＣＬＯＣＫ＋ＯＯの先端部にお
りる最初のヒラトイ装置に対してクロックされる。第４
し１から判るように、この結果信号ＰＩＰＥＯＡ＋ＯＡ
を生しることになる。

開始パイプライン信号Ｓ　Ｔ　Ｐ　Ｉ　Ｐ　Ｅ　＋　Ｏ
Ｏの最初の発）１．はＣＰＵ０サイクルを規定する。信
号ＰＩＰＥＯＡ＋ＯＡは、クロック入力としてアドレス
奇数および偶数ラッチ１４−６８および＋４−７２に対
して′ｊえられる。同じ信号がブロック＋４−６６の第
１のレベル・レジスタおよび復号回路およびスワップ・
マルチプレクサのデータ・レジスタ１４−７０に対して
Ｌノ、えられる。イ古−号Ｐ　Ｉ　ＰＥ０Ａ＋ＯＡの先
端部においてラッチ＋４０ｆｉ８およびｔ　４−７２が
使用ｉ’ｉ■能となり、この信号の後端部においてはラ
ッチがＣＰＩＪＯＶ’ＭＭＵＩ４−２６により生成され
たｇツシェ・メモリー要求アドレスを記憶するように条
件イー１すされる。即ち、もし尾のアドレスか山数マ゛
あれば、偶数アドレス・ラッチ＋４−７２が増分回路Ｎ
−ｆｉ４により１つたけ前に増分された１１１１数のア
ドレス値を格納する。増分さねない奇数のアドレス値は
奇数アドレス・ラッチ１４−６（ｌに格納される。

ラッチ！４−［ｉｌｌおよび１４−７２の奇数および偶
数のアドレス内容は、奇数および偶数の登録簿メモリ・
−１４−７４および１４−７Ｆｉに対しても−えられる
。要求されるデータかカツタ上・メモリーにあるものと
すれば、登録簿メモリー１４−７４および＋４−７ｆｉ
は、要求されたデータが存在する各バッファ・メモリー
１４−８１１および＋４−９０における場所を表わすレ
ベルおよび桁の情報を読出す。ブロック目−１ｉ　ｔｉ
の復号回路は、信号Ｐ　Ｉ　ＰＥ０Ａ＋ＯＡに応答して
プロクラム可能なアレー・ロジックの出力レジスタに対
してクロックされる適当な登録簿読出し信号を生成する
。これて最初のパイプライン段により竹なわれる操作を
完了する。

第４図から判るように、登録簿レベルおよび桁情報は（
２号Ｐ’［ＰＥ０Ｂ＋ＯＡの先端部における第２のパイ
プライン段の奇数と偶数のアドレス・レジスタ１４−■
および＋４−８４に対してロードされる３、この４ｉｊ
号は、第３のクロック信号ＭＣＬＯＣＫ＋ＯＯに応答し
て環状計数器＋４−６・１２により生成される。第２の
クロ１．り信号ＭＣＬＯＣＫ＋ＯＯに応答して生じる信
号Ｐ　Ｉ　ＰＥ０Ａ＋ＯＢは使用されない。

同時に、偶数およびな数アドレス・レジスタ＋４−１１
０および＋４−８１１がイへ号ＰＩＰＥＯＢ＋ＯＡによ
ってクロックされ、ブロック＋４−８１ｉの第２のしｔ
１ル指令レジスタおよび復号回路が指令ワードの復号を
１１なう結果スワップ・マルチプレクサ日−４〕２に対
し゛（′）−えられる左および右のスワップ信号Ｓ　Ｗ
　Ａ　））　Ｌ　Ｔ　＋　００および５ＷＡＰＲＴ十０
０の生成をもたらず。スワップ信号は、ブロック１４−
１１１ｉの回路によって生成される他の信号と共に、４
．４号ＰＩ　ＰＥ０Ｂ＋ＯＡに応答してプロゲラムロ１
能なアレー・ロジックの出力レジスタに対し・−Ｃクロ
ックされる。

奇数および偶数のバッファ・メモリー１４−８８および
＋　４−　！＋　０から読出された奇数および偶数のデ
ータ・ワー］・は、信号５ＷＡＰＬＴ＋ＯＯおよび５Ｗ
ＡＰＲＴ＋ＯＯにより指定される如きスワツプ・マルチ
プレクサ＋４−９２を介ｌノで送らねる。また、ブロッ
ク１４−１１６の諸回路は、クロック（ｇ　ＭＰＩＰＥ
ＯＢ−ＯＢに応答してＣＰＵ０データ・レジスタＩ’１
−９４に対してシングルまたはタプルワードをクロック
することができる左の半ワードおよび右のホワードイ８
号ＰＯＬＤＤＴ−ＯＬおよびＰ　ＯＬ　Ｄ　Ｄ　Ｔ　−
ＯＲを生成する。このデータ・ワードはその後ＣＰＵサ
ブシステム１４−２に対してマイクロプログラムの制御
下で送られる。

第３ｂ図から判るように、信号Ｐ　Ｉ　ＰＥＯ１３−Ｏ
Ｂは、第４のクロックイ菖号ＭＣＬＯＣＫ＋ＯＯに応答
し゛Ｃ環状３１数器１４−６：１２によって生成される
第４図の信号ＰＩＰＥＯＢ＋ＯＢの補数である。

これて、パイプライン段の操作を完了する。

第４図から判るように、同様な一連の操作かＣＰＵＩサ
ブシステム１４−４に対するカツタ上・メそり−の主記
憶、装置廿求を処理する際に第１と第２のパイプライン
段によって行なわれる。、即ち、第２の開始パイプライ
ン信号ＳＴＰ　Ｉ　ＰＥ＋００は、信号ＰＩＣＡＲＤ−
００を２進数０に強制するＮＡＮＤゲートグー４−６２
４に１って時間Ｔ３の間に生成される。ＣＰＵ０のカツ
タ上・メモリー要求のためのバッファ・メモリー・アド
レスがレジスタｌ　４−８０４．５よびｌ　４−１１．
１に対してロードされつつある時間間隔Ｔ４において、
ＣＰＵＩサブシステム目−４からの力・ソンエ・メモリ
ー要求の奇数および偶数のアドレスが灯数および偶数の
アドレス・ラッチ目−６８および＋４−７２に対してラ
ッチされつつある。

次に、別のカツタ上のヒツトの場合には、登録６のメモ
リー１４−７４および１４−７６か、要求されたデータ
が存在する奇数および偶数のカツタ上のバッファ・メモ
リー目−８８および＋４−９０における場所を表わすレ
ヘルおよび桁の情報を読出す。信号Ｉ　Ｐ　Ｅ　ＯＢ　
−１−ＯＡに応答し・て、この情報は奇数および偶数の
アドレス・レジスタ１４−８０および１１１−１１４に
対し゛Ｃロードされる。同時に、ブロック＋　４−　Ｉ
Ｉ　（ｉの回路は、復号指令によって、１５号ＰＩＬＤ
ＤＴ−ＯＬおよびＰｉ　ＬＤＤＴ−ＯＲと共に、左と右
のスワップ信号５ＷＡＰＬＴ＋ＯＯ、ｌｊ、ｉ−び５Ｗ
ＡＰＲＴ＋ＯＯを生成する。

その結果、奇数および偶数のバッファ・メモリ・−］４
−１１０および＋　４−　！ｌ　（］から読出されスワ
ップ・マルチプレクサ＋４−９２を介して送られるデー
タ・ワードがＣＰＵＩのデータ・レジスタ］　４−９６
に対してクロックされることになる。これにより、第２
のカッシェ・メモリー要求の処理を完了する。

次に、ＦＩＦＯサブシステム１４−１０は、結果として
第２の開始パイプライン段に号５ＴＰｒＰＥ＋００の生
成を牛しるサービスを要求するものとする。このサイク
ルは、上記の如き２つのタイプの要求のいずれか一方か
ら４１：、し得る。

本発明によれば、Ｆ　Ｉ　Ｆ　Ｏサブシステム１４〜１
０は＋ｉ目目側１状態のパイプライン段が存在する時は
常にサービス状態にある。この状態は、このような時間
中ＦＩＦＯサブシステム１４−Ｉｎをサービス状態にさ
せる。従って、対応するＣＰＵサブシステムがカッシェ
・メモリー・サイクルを要求し・ない時間２おｊ；び時
間４においてＦＩＦＯサイクルかノ１じる。

第４図においては、ｃｐｕｏサブシステム１４−２およ
びｃ、ｐｕｔサブシステムＩ４−４がその後のＴ１およ
びＴ３のタイムスロ・・／１・／サイクルを使用しない
ものとする。Ｆ　Ｉ　Ｆ　Ｏサブシスｊム１４−１０が
カッシェ書込み更新要求を生じる時、カッシェ廿求アド
レスのソースは回路＋４−１１にまりりえられる指令の
ＦＩＦＯアドレス部分からのものである。即ち、アドレ
ス・セレクタ＋４−６２は４数および偶数のラッチｌ　
４−　ｆｉ　８および＋４−７２に対してこのアドレス
を・転送するように条件付けされる、即ら構成される。

イハ号ＰＩＰＥＯＡ＋ＯＡは情報をラッチに対し・てク
ロックするが、同時にＦ　’Ｉ　Ｆ　Ｏサブシステム回
路１４−ＩＩからのデータがブロック］　４−７０のス
ワップ・ｌノジスタに対してクロックされる。ブ０ツク
１ドア０のプログラミング・アレー論理回路は、ＦＩＦ
Ｏサブシステム１４−１０がらの信号（即ち、アドレス
・ピッ）−２２）によって左および君のデータ・ワード
半部を適正に整合させるように条件付けされ、このデー
タ・ワード半部は次いで信号Ｐ　Ｉ　Ｐ　Ｅ　ＯＡ　＋
　ＯＡの先端部においてスワップ・レジスタ１４に対し
′Ｃクロックされる。

第４図から判るように、ヒツトの場合は、信号Ｐ　Ｉ　
ＰＥＯＢ＋ＯＡがレベルおよび桁情報を奇数おにび偶数
のアドレス・レジスタ＋４−８０および＋４−ＩＮ　に
対してロードして、更新されるべきデータが存在する筒
数および偶数のカッシェ・バッファ・メモリー１４−８
８および目−９０における場所を表示する３、同時に、
更新データはデータ・レジスタｌ　４−１１２に対して
クロックされる。その後、更新データは、ブロック１４
−８６の復号回路により生成される占込み信号の制御下
で奇数および偶数のバッファ・メモリー１４−８８およ
び＋４−９０に対して書込まれる。第３ｃ図から判るよ
うに、ブロック１４−６１ｉ０の回路は、信号ＰＯＲＤ
Ｏ２＋１０が時間’ｒ　１　（７）間０である（即ち、
信号Ｔ、ＩＭＥ、ＰＬ−１−００＝１）時、信号密度０
ＡＰＩＦ１００を２進数１に強制する。第４国から判る
ように、信号ＤＯＡＦＩＦ＋００はり（１ックイ、ト号
ＭＣＬＯＣＫ十００に応答し、て信号ＣＹＦＩＦＯ＋０
０を２進数ｌに固定１ｊ−る。信号ＣＹＦＩ’ＦＯ＋０
０はブロック＋４−ＰＩのＰ　Ｉ　Ｆ’　０回路に対し
てり−えられ、ＦＩＦＯサブシスデノ、＋４−１０内に
格納された吸水の処理を完ｒする内部のＦＩＦＯカウン
タ回路を増分することになる。この状態はまた、カッシ
ェ・サブシステム１４−０によるＦＩＦＯ要求の処理を
完ｆ−４−る。

次のＦＩＦＯサイクルの間、ＦＩＦＯサブシステム＋４
−１ｏは第３ｂ図のＮＡＮＤゲート＋４−６２＋ｉをし
て信号ＦＴＵＰＤＴ−１０を０に固定させるカッシェ置
換要求を５−える。その結果、第４の開始バイツブライ
ン４８号５ＴＰＩＰＥ＋ＯＯを生じることになる。この
場合、ＲＡＲレジスタ＋４−１２は、ＣＰＵカッシェ要
求に応答してこの要求がシステム・バス１２に対して最
初に転送された時ロートされることになる。従って、同
様な一連の操作かノノッシェ・サブシステム１４−６に
より実施される。

ＦＩＦＯサイクルは、１４号ＰＯＲＤＯ２＋ＯＯまたは
ＰＴＯＢＳＹ−１ｏｈ）ｏであり、信置ＰＩＲＤＯ２＋
１０またはＰＴＩＢＳＹ−１０か０である時、それぞれ
時間Ｔ１およびＴ３におい゛でイ、暦号ＤＯＡＦＩ　Ｆ
＋００により開始される。このため、ＦＩＦＯサイクル
を時間Ｔ２およびＴ４において発生させる。両刀の侶月
（即ち、ＰＯＲＤＯ２＋１０、ＰＴＯＢＳＹ−１０およ
びＰＩＲＤＯ２＋１０、ＰＴＩＢＳＹ−１０）が１であ
る外場においては、この状態が信号５ＬＦＩＦＯ＋ＯＡ
または信号５ＬＦＴＰＯ＋ＯＢのいずれかの生成を阻止
し、これがＰＩＦ、０サイクルの発生を阻止する。この
ため、タイムスロット／′う、イクルが割当てられたＣ
ＰＵサブシステムがこのサイクルを使用中ＦＩＦＯサイ
クルは無効化される。

最悪の条件下で、ＦＩＦＯサブシステム＋４−Ｉｎにお
いては最大２つの要求が存在し得る。

このため、Ｆ’ｌＦＯサブシステム１４−１０が前述の
如く第４図に示されるように一杯である時、連続的に生
じるＦＩＦＯサイクルが２つまであり得る７２本発明の
構成は、システム・バス１２からの要求を受取る最大速
度においてＦＩＦＯサブシステム１４−６をサービスす
るため自由なパイプライン段が常に充分にあることを保
゛証するものである。これは、ＩｃｐｕＣＰＵサブシス
テム置きのマイクロ命令ワード／ファームウェア・ブロ
ック毎に１つのカッシェ・サイクルを使用することを許
容することにより達成される。ＣＩ）［１サブシステム
１４−２においては、時間Ｔ　Ｉ　、ｔｒｊに読出され
た１つ置きのマイクロ命令ワードか１つのカッシェ要求
を指定することができる。同しことが、時間Ｔ３毎に読
出されるマイクロ命令ワードに対するＣＰＵサブシスデ
ノ−１４−４についても妥当する。このように、カッシ
ェ・サブシステム１４−６は競合することなく多数のソ
ースからのカッシェ要求を処理１ｊ−ることかできる。

カツシエ・サブシステム１４−６がＣＰＵカッンエ要求
に応答してミス条件を検出する時、その結果インターフ
ェースＳｌ′ｉ域回路１４−１がボート、回路を使用中
の状態に強制する（即ち、信＝号ＰＴＯＢＳＹ−１０ま
たはＰＴ　Ｉ　ＢＳＹ−１０１ｆｉＯに強制される）こ
とになる。この状態は更にＣＰＵサブシステムに戻され
てその動作を強制的に停止させる。

この動作は本発明の理解とは関係しないため、これ以１
１本文では論述しない。

上記のことから、本発明が如何にしＣ多くのソースから
のカッシェ要求の最適の処理を可能にするかが判るであ
ろう。本発明は、競合状態のない方式に基ういて多重プ
ロセッサ・システムの異なるサブシステｌ＼の内カッシ
ェ・サブシステムのタイムンエアリングを可能にする。

このため、１つのソースにより要求されたデータかカッ
シエに存在し・ない時他のソースからのカッシェ要求の
連続的な処理がｉｉ■能になるのである。

添」Ｖ書 第２図の信号を生じるための式は下記の論理式により午
えられる。即ち、 ３、＊ＰＩＬＤＤＴ−ＯＬ＝ＣＰＵＮＵＭ＝ＣＰＵＮＵ
Ｍを除いて式１と同じ ４、　　　＊ＰＩＬＤＤＴ−ＯＬ＝ＣＰＵＮＵＭ＝Ｃ’
Ｐ　Ｕ　Ｎ　Ｕ　Ｍを除いて式２と同じ＊（註）これら
の信号は信号−Ｐ　Ｉ　ＰＥＯＢ＋ＯＡによりクロック
される。

十ごＦＵＣＹＬ−ｒ工ＳＢＢＡ−ＲＰＭＲＥＦ・７、　
ＣＰＵＣＹＬ＝ＰＯＲＤ０２・ＴＭＩＡＩ）２＋ＰＩＲ
ＤＯ２・７Ｍ３ＡＤ４−ｐ？ＯｇＥＬ＋ＯＯ＋Ｐ？１８
ＥＬ＋００゜８、　　ＣＰＵＮＵＭ−ＰＩＲＤＯ２−７
Ｍ３ＡＤ４−ＰＴＩＳＥＬ＋ＯＯ。

９、　ＣＰＯＮｌｌＭ−ＰＯＲＤＯ２−ＴＭＩＪＬＤ２
−ＰＴＯ５ＥＬ＋００゜１０、　ＰＯＭ５ＹＮＣｔｌ＋
０Ｏ−ＤＡＴＡ　ＡＶＡＩＬ−ＴＩＭＥＯ１＋ＰＯＲＤ
１５−ＴＩＭＥＯＩ但し、ＤＡＴＡＡＶＡｌｌ、　＝　
１１０１．ＤＤＴ−ｆｌＬ　−１１０ＬＤＤＴ−ＯＲ。

１１、　ＰＩＫ９ＹＮＣＨ＋０Ｏ−ＤＡＴＡ　ＡＶＡＩ
Ｌ−ＴＩ）ｌＥ０３＋ＰＯＲＤ１５−ＴＩＭＥＯ３但し
、　　ＤＡＴＡＡＶＡｌｌ　＝　１１１　ＤＤＴ−０１
，−ＰＩ３．ＤＤＴ−ＯＲ。

＊（註）これらの信号は信号βＩ　ＰＥ０Ｂ＋ＯＡによ
ってクロックされる。

＊（ｉ；Ｙ）コレラノイ；ｐ；　、Ｓ；　Ｈマイ、ｇｔ
；ＰＴＰＥＯＢ＋ＯＡによってクロ″ツクされる。

（数式の外項の説明） １、ＤＢＷＤＲＤ−イへ号−ＰＩＰＥｏＡ十ＯＡにより
クロックされるブロック１４−１ｉ６の復号ＣＰＵによ
り生成されるＲＯＳデータ・ピッｌ−４＝　１およびＲ
ＯＳデータ・ピッ）−５＝　０により規定されるダブル
ワード読出し指令 ２、ＣＰＵＮＵＭ−イハ号ＰＩＰＥｏＡ十ＯＡでクロッ
クされるプロッタ１４−Ｈの計算により生成され、６　
ＣＰ　Ｕ　（７）番号（ＣＰＬＪＯまたはｃｐｕｔ）信
号　　　　” ３、ＣＰＩＪＣＹＬ　　−イ言　号−Ｐ　　’丁　ＯＳ
　　Ｅ　　Ｌ　　＋　　０　０　　お　よびＰ　Ｔ　１
．　Ｓ　Ｅ　Ｌ　＋　００に応答してブロック１４−１
ｉ）ｉの回路により生成され、信号Ｐ　Ｉ　ＰＥ０Ａ＋
ＯＡでクロックされる回路サイクル確認信号４、ＥＶＮ
ＨＩＴニブロック＋４−８１ｉの復号回路に対してシｊ
えられる偶数の登録簿メモリー１４−７６により生成さ
れるヒツト信号 ５、セレクタ＋４−６２の出力佃１に」−成されるカッ
シェ・メモリー・アドレス・ビット２２６゜ＣＭＡＤ２
２ニテータ・レジスタ１４−９４または］　４−９　ｆ
ｉのどの半部（左または右）がデータ・ワードによりロ
ードされるかを指定するセレクタ１４−　［ｉ　２の出
力においで生成されるカッシェ・メモリー・アドレス・
ビット２３ ７　どのＣＩ）Ｕが置換データを受取るがを規定す７Ｆ
ＩＦＯ−）、）ブシステム１４−１１からのＦＩＦｏア
ドレス・ビット・＋７ ８、ＦＩＤＢＷＤ−戻されっつ“あるデータが２つのワ
ードを有する場合これを指示するＦＩＦＯサブシステム
１４−１１からのＦＩＦｏダブルワード指令ビット　　
□ ９、ＦＩＳ）（ＢＡ＝ＦＩＦＯサブシステムか第２の半
部のバス・サイクルＳ　ＨＢ　Ｃの間１１０装置または
メモリーから受取るデータを処理するカッシェ・サイク
ルを要求することを指示するＦＩＦＯサブシステム１４
０１１から（７）ＦＯＦＯ第２の半部バス・サイクル確
認信号　　　□ １０．０ＤＤＨＩＴ−ブロック１４−８６の復号回路に
対して！ノーえられる計数イ■よＡ簿メモリー１７−７
４により生成さＪするヒツト信壮 ＋１．ＲＰＭＲＥＦ−例外条件を考慮に入られことを許
容するＲ　Ａ　Ｒ１４−１２によりＩ：ｉ−えられるメ
モリー照合イバ号・ ＋２．　ＲＰ　Ａ　Ｄ　２２　＝　ＲＡ　Ｒ１４−１２
がらの置換アドレス・ビット２２ 当業者には、本発明の望ましい実施態様に対して多くの
変更かり能であることは明らかであろう。例えば、本シ
ステムのタイミング操作は、例えばＷなるタイムスロッ
ト・がサブシステムに対して割当てることかできるよう
に変更可能であり、またＲＯ３，メモリー１４−２４お
よび＋４−４４のコード化か周なるサイクル（例えば、
３番目、４番目１１、）を使用するように変更すること
ができる。

また、ビット数およびカッシェの幅は変更可能である（
即ち、シングルワード、ダブルワード、または４倍ワー
ドの処理）。時間業者には他の変更か明らかであろう。

法規に従って本発明の最良の態様について示し記述した
が、υｒ１書の特許請求の範囲に記載した如き本発明の
一ト旨から逸脱することなくある変更か用能であり、あ
る場合には本発明の他の特徴を対応して使用ｊ−ること
なくいく一つかの特徴を有効に用いることもまた可能で
ある。

【図面の簡単な説明】

第１図は本発明の装置を含むシステムを示すブロック図
、第２１２１は本発明により構成された第１図の中央の
サブシステムの１つを示すブロック図、第３ａ図乃ヤ第
３Ｃ図は第２図の調時および制御回路を更に詳細に示す
図、および第４図は本発明の装置の動作を説明するため
使用されるタイミング図である。 １０・・・多重ブＵセッサのデータ処理システｌ職、１
２・・・システム・パス、１４〜１６・・・中央サブシ
ステム、２０〜２８・・・メモリー・サブシステム、３
０・・・周辺サブシステム。

Claims (1)

1. 【特許請求の範囲】 １、各々がデータに対するメモリー要求を生成するよう
   動作する複数のデータ要求ソースを設け、各要求が１つ
   のアドレスを含み、 前記メモリー要求を受取るため前記データ要求ソースに
   対して接続されたパイプライン化されたカッシェ・メモ
   リー装置を設け、該装置は、前記ソースの動作を前記カ
   ッシェ装置と同期させるため該ソースの各々に対して接
   続されたタイミングおよび制御装置を含み、該タイミン
   グおよび制御装置は各々が多数の時間間隔を規定する一
   連の信号を生成し、前記時間間隔の少なくとも個々のも
   のが多数の前記ソースの各々に対して割当てされ、 前記タイミングおよび制御装置に対して接続された第１
   のパイプラインカッシェ段を含み、該パイプライン段は
   前記の割当てられた時間間隔の１つの間に前記ソースの
   １つから受取る前記要求アドレスに応答して前記タイム
   スロット間隔の１の間に前記タイミングおよび制御装置
   により条件付けされて、カッシェに格納される時前記の
   要求されたデータをアクセスをするための情報信号を生
   成し、 前記タイミングおよび制御装置および前記第１のパイプ
   ライン段に対して接続される第２のパイプライン・カッ
   シェ段を含み、該第２のパイプライン段は、前記の要求
   ソースに対して転送するために前記情報信号を受取りか
   つ指定されたデータをアクセスするように前記時間間隔
   の別のものの間前記タイミング装置により条件付けされ
   て、前記の複数ののデータ要求ソースからの要求の競合
   のない処理を可能にすることを特徴とするデータ処理シ
   ステム。 ２、前記カッシェ・メモリー装置が、 前記各ソースに接続されて前記要求の前記アドレスを受
   取るアドレス選択装置を含み、前記タイミングおよび制
   御装置は、 前記の複数のデータ処理ソースおよび前記アドレス選択
   装置に対して接続されたアドレス選択論理装置を含み、
   該アドレス選択論理装置は前記ソースから受取ったカッ
   シェ要求信号に応答して前記第１のパイプライン・カッ
   シェ段に対して転送するように前記アドレス選択装置を
   条件付けるための選択信号を生成するよう作動し、前記
   要求アドレスが前記の割当てされた時間間隔の前記の１
   つの間前記の１つのソースから受取られることを特徴と
   する特許請求の範囲第１項記載のシステム。 ３、前記タイミングおよび制御装置が更に、各々が前記
   の多数の時間間隔を規定する前記の一連の信号をそれぞ
   れ生成するよう作動するマスター・タイミング装置と、 前記マスター・タイミング装置および前記各ソースに対
   して接続されたパイプライン開始クロック装置とを含み
   、該パイプライン開始クロック装置は、 前記ソースの異なるものと前記マスター・タイミング装
   置に対して各々が接続された複数のサイクル生成装置と
   、 複数の該サイクル生成装置と前記各パイプライン段に対
   して接続されたパイプライン・タイミング装置とを含み
   、 前記サイクル生成装置は、前記の複数のデータ処理ソー
   スにより要求されるサービスのタイプを規定するカッシ
   ェ要求に応答して、前記の割当てられた時間間隔の間パ
   イプライン開始信号を生成するよう作動し、 前記パイプラインのタイミングは、各パイプライン開始
   信号に応答して前記の一連の信号の１つからオフセット
   された予め定めた一連のパイプライン位相信号を生成す
   るよう作動し、前記パイプライン位相信号の各々が、あ
   るカッシェ作動サイクルの間に１つのカッシェ要求の処
   理を完了するために要する如き動作を実施するように前
   記各パイプライン段を条件付けすることを特徴とする特
   許請求の範囲第２項記載のシステム。 ４、システム・バスと、主記憶装置と、前記システム・
   バスと共通に接続される複数のデータ処理装置とを更に
   設け、該複数のデータ処理ソースは多数の中央処理装置
   サブシステムと１つのＦＩＦＯサブシステムを含み、該
   ＦＩＦＯサブシステムは前記システム・バスに対して接
   続され、各サブシステムは前記の複数のサイクル生成装
   置の少なくとを異なるものと接続され、前記中央処理装
   置サブシステムの各々は、前記の割当てられた各時間間
   隔において、前記カッシェ・メモリーからデータを取出
   す読出し操作サイクルを開始するように前記サイクル生
   成装置の対応する１つを条件付けするように作動し、前
   記ＦＩＦＯサブシステムは、使用されない割当てされた
   時間間隔において、前記システム・バスから受取った置
   換および更新データを処理するカッシェ・サイクルを開
   始するように前記サイクル生成装置の異なるものを条件
   付けするように作動することを特徴とする特許請求の範
   囲第３項記載のシステム。 ５、前記第１と第２のパイプライン段の前記第１のパイ
   プライン段が、 前記タイミングおよび制御装置に対して接続された登録
   簿記憶装置を含み、該登録簿記憶装置は、前記カッシェ
   ・メモリー装置のデータが格納される場所を指定する登
   録簿アドレスを格納ための複数の場所と、要求されたデ
   ータが前記第２のパイプライン段に格納されるかどうか
   を表示するヒット信号を生成する装置とを有し、 前記登録簿記憶装置と、前記タイミングおよび制御装置
   と、前記データ処理ソースの各々に接続された第１のレ
   ベル指令復号装置を含み、該第１のレベル指令復号装置
   は、前記の割当てられた時間間隔の前記の１つにおいて
   、前記登録簿記憶装置をして前記情報信号を読出させる
   ための制御信号を生成しかつ前記第２のパイプライン段
   から前記の要求されたデータをアクセスするための前記
   ヒット信号を生成するように条件付けされることを特徴
   とする特許請求の範囲第１項記載のシステム。 ６、前記第２のパイプライン段が、 前記登録簿アドレスの対応するものにより規定される複
   数の格納場所を有するバッファ・メモリー装置と、 該バッファ・メモリー装置と、前記タイミングおよび制
   御装置と、前記各データ処理ソースとに接続された出力
   データ・レジスタ装置と、前記バッファ装置と、前記タ
   イミングおよび制御装置と、前記第１のレベル指令復号
   装置とに接続された第２のレベル指令復号装置とを含み
   、該第２のレベル指令復号装置は、前記タイムスロット
   間隔の前記の別のものにおいて、前記バッファ・メモリ
   ー装置をして前記情報信号を受入れ、かつ前記ソースの
   １つに対する前記の転送のため前記出力データ・レジス
   タ装置に格納される前記の要求されたデータをアクセス
   させるための制御信号を生成するよう条件付けされるこ
   とを特徴とする特許請求の範囲第５項記載のシステム。 ７、前記の複数のデータ処理ソースの各々が、前記タイ
   ミングおよび制御装置と接続して前記クロック装置の作
   動を前記カッシェ・メモリー装置と同期させるタイミン
   グ信号を受取るクロック装置と、 該クロック装置および前記タイミングおよび制御装置と
   に接続されたマイクロプログラム化された制御装置とを
   含み、該マイクロプログラム化制御装置がファームウェ
   ア操作サイクルの間マイクロ命令を格納してこれを提供
   し、前記マイクロ命令の予め定めたフィールドが、前記
   カッシェ要求が前記の割当てられた各時間間隔の間前記
   多数のデータ処理ソースの対応する１つにより行なわれ
   る場合を指定するようコード化されることを特徴とする
   特許請求の範囲第１項記載のシステム。 ８、前記の多数のデータ処理ソースの各々の前記マイク
   ロプログラム化制御装置の前記マイクロ命令の予め定め
   たもののみの前記の予め定めたフィールドが、前記の多
   数のデータ処理ソースの各々に割当てられた前記時間間
   隔により規定されるサイクルの間にカッシェ要求が行な
   われることを指示するようコード化されることを特徴と
   する特許請求の範囲第７項記載のシステム。 ９、前記の多数のデータ処理ソースの各々の前記クロッ
   ク装置は、予め定めた多数の時間間隔により前記の多数
   のデータ処理ソースの別のものからオフセットされる割
   当てられた時間間隔において前記マイクロ命令を生じる
   ように前記マイクロプログラム化制御装置を条件付けて
   、前記の多数の前記データ処理ソースからの要求の同時
   の処理を可能にすることを特徴とする特許請求の範囲第
   ８項記載のシステム。 １０、各々がデータに対するメモリー要求を生じるよう
   に作動する複数のデータ処理サブシステムを設け、各要
   求は１つのアドレスを含み、 前記各データ処理サブシステムに接続されて前記データ
   要求を受取るパイプライン化されたカッシェ・メモリー
   装置・サブシステムを設け、該カッシェ・サブシステム
   は、 前記各データ処理サブシステムと接続されて前記データ
   処理サブシステムの全ての作動を前記カッシェ・サブシ
   ステムと同期させるタイミングおよび制御装置を含み、
   該タイミングおよび制御装置は各々が対応する多数のタ
   イムスロット間隔を規定するクロック信号のサイクルを
   生じ、予め定めた数の前記タイムスロット間隔が対応す
   る装置の前記サブシステムに割当てられ、 前記タイムスロットの対応する割当てられた１つの間前
   記サブシステムの１つから要求アドレスを選択する入力
   選択装置と、 前記タイミングおよび制御装置に接続された第１のパイ
   プライン・カッシェ段とを含み、該パイプライン段は、
   前記多数のサブシステムの対応するものにより使用され
   る前記タイムスロット間隔の割当てられたものにおいて
   、要求されたデータが格納される場合を指示する前記サ
   ブシステムの１つから受取った前記データ要求に応答し
   てアドレス信号を生じるように前記タイミングおよび制
   御装置により条件付けされ、 前記タイミングおよび制御装置と、前記多数のサブシス
   テムと、前記第１のパイプライン・カッシェ段とに接続
   されて前記アドレス信号を受取る第２のカッシェ・パイ
   プライン段を含み、該第２のカッシェ・パイプライン段
   は、連続するタイムスロット間隔において、前記アドレ
   ス信号を格納しかつ前記多数のサブシステムの対応する
   １つに転送するため指定されたデータをアクセスするよ
   うに条件付けられることを特徴とするデータ処理システ
   ム。