JP4912789B2 - マルチプロセッサシステム,システムボードおよびキャッシュリプレース要求処理方法 - Google Patents
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Description
(〔Readの使用率〕+〔Replaceの使用率〕)×〔システムボード数〕
=(20+20)×4=160[%]
となり,グローバルバス301のスループットを超えてしまう。そのため,図4(B)に示すように,リード性能が12.5%まで落ちてしまう。
110 システムコントローラ
112 CPU発行リクエストキュー
113 ローカルアービタ
114 リクエスト処理部
120 CPU
121 キャッシュメモリ
122 キャッシュタグ
130 CPUバス
140 キャッシュリプレース要求折り返し回路
141 折り返し判定回路
142 セレクタ
143 折り返し部キュー
200 アドレスクロスバボード
210 グローバルアービタ
300 ローカルバス
301 グローバルバス
Claims (9)
- CPUとそのCPUから発行されたリクエストに対する処理を行うリクエスト処理部とをそれぞれ有する複数のシステムボードと,各システムボードからのリクエストをアービトレーションするアドレスクロスバボードとを備えるマルチプロセッサシステムであって,
前記システムボードは,
自システムボードのCPUから発行されたリクエストがキャッシュリプレース要求であるか否かを判定し,キャッシュリプレース要求でなければそのリクエストを前記アドレスクロスバボードに送り,キャッシュリプレース要求であればそのリクエストを自システムボード内部から前記アドレスクロスバボードに送ることなく,当該システムボード内にある前記リクエスト処理部に送るキャッシュリプレース要求折り返し回路を備える
ことを特徴とするマルチプロセッサシステム。 - 請求項1に記載されたマルチプロセッサシステムであって,
前記キャッシュリプレース要求折り返し回路は,
自システムボードのCPUから発行されたキャッシュリプレース要求のリクエストを保持する折り返し部キューを備える
ことを特徴とするマルチプロセッサシステム。 - 請求項2に記載されたマルチプロセッサシステムであって,
前記キャッシュリプレース要求折り返し回路は,前記折り返し部キューの全エントリにすでにキャッシュリプレース要求のリクエストが保持されているときに,自システムボードのCPUから新たにキャッシュリプレース要求のリクエストが発行された場合に,前記折り返し部キューのいずれかのエントリに保持されたキャッシュリプレース要求のリクエストを,新たに発行されたキャッシュリプレース要求のリクエストで上書きする
ことを特徴とするマルチプロセッサシステム。 - CPUとそのCPUから発行されたリクエストに対する処理を行うリクエスト処理部とをそれぞれ有する複数のシステムボードと,各システムボードからのリクエストをアービトレーションするアドレスクロスバボードとを備えるマルチプロセッサシステムにおけるシステムボードであって,
自システムボードのCPUから発行されたリクエストがキャッシュリプレース要求であるか否かを判定し,キャッシュリプレース要求でなければそのリクエストを前記アドレスクロスバボードに送り,キャッシュリプレース要求であればそのリクエストを自システムボード内部から前記アドレスクロスバボードに送ることなく,当該システムボード内にある前記リクエスト処理部に送るキャッシュリプレース要求折り返し回路を備える
ことを特徴とするシステムボード。 - 請求項4に記載されたシステムボードであって,
前記キャッシュリプレース要求折り返し回路は,
自システムボードのCPUから発行されたキャッシュリプレース要求のリクエストを保持する折り返し部キューを備える
ことを特徴とするシステムボード。 - 請求項5に記載されたシステムボードであって,
前記キャッシュリプレース要求折り返し回路は,前記折り返し部キューの全エントリにすでにキャッシュリプレース要求のリクエストが保持されているときに,自システムボードのCPUから新たにキャッシュリプレース要求のリクエストが発行された場合に,前記折り返し部キューのいずれかのエントリに保持されたキャッシュリプレース要求のリクエストを,新たに発行されたキャッシュリプレース要求のリクエストで上書きする
ことを特徴とするシステムボード。 - CPUとそのCPUから発行されたリクエストに対する処理を行うリクエスト処理部とをそれぞれ有する複数のシステムボードと,各システムボードからのリクエストをアービトレーションするアドレスクロスバボードとを備えるマルチプロセッサシステムによるキャッシュリプレース要求処理方法であって,
前記システムボードが,自システムボードのCPUから発行されたリクエストがキャッシュリプレース要求であるか否かを判定する過程と,
前記システムボードが,前記発行されたリクエストがキャッシュリプレース要求でなければ,前記発行されたリクエストを前記アドレスクロスバボードに送る過程と,
前記システムボードが,前記発行されたリクエストがキャッシュリプレース要求であれば,前記発行されたリクエストを自システムボード内部から前記アドレスクロスバボードに送ることなく,当該システムボード内にある前記リクエスト処理部に送る過程とを有する
ことを特徴とするキャッシュリプレース要求処理方法。 - 請求項7に記載されたキャッシュリプレース要求処理方法であって,
前記システムボードが,前記発行されたリクエストがキャッシュリプレース要求であれば,前記発行されたリクエストを,前記リクエスト処理部に送る前に,前記システムボードが備える折り返し部キューに保持する過程を有する
ことを特徴とするキャッシュリプレース要求処理方法。 - 請求項8に記載されたキャッシュリプレース要求処理方法であって,
前記発行されたリクエストを前記折り返し部キューに保持する過程では,前記折り返し部キューの全エントリにすでにキャッシュリプレース要求のリクエストが保持されているときに,前記折り返し部キューのいずれかのエントリに保持されたキャッシュリプレース要求のリクエストを,前記発行されたキャッシュリプレース要求のリクエストで上書きする
ことを特徴とするキャッシュリプレース要求処理方法。
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JP2003030048A (ja) * | 2001-07-18 | 2003-01-31 | Hitachi Ltd | マルチプロセッサシステム |
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US7290093B2 (en) * | 2003-01-07 | 2007-10-30 | Intel Corporation | Cache memory to support a processor's power mode of operation |
US7194587B2 (en) * | 2003-04-24 | 2007-03-20 | International Business Machines Corp. | Localized cache block flush instruction |
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JP4882233B2 (ja) * | 2005-01-24 | 2012-02-22 | 富士通株式会社 | メモリ制御装置及び制御方法 |
US20060179174A1 (en) * | 2005-02-02 | 2006-08-10 | Bockhaus John W | Method and system for preventing cache lines from being flushed until data stored therein is used |
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