KR100900012B1 - 정보 처리 시스템, 정보 처리 기판, 및 캐시 태그 및스누프 태그의 갱신 방법 - Google Patents
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Abstract
Description
Claims (10)
- 복수 웨이(way)로 이루어지는 캐시 태그와 캐시 데이터 영역을 포함하는 캐시 메모리를 포함하고, 외부로부터 수취한 명령의 실행 및 데이터의 처리를 행하는 하나 이상의 프로세서와,상기 프로세서로부터의 판독 요구에 기초하여 상기 프로세서에 응답하는 프로세서 제어 장치로서, 상기 프로세서의 캐시 태그에 대응하는 태그 정보인 스누프 태그를 포함하며, 상기 스누프 태그의 웨이수가 상기 프로세서의 캐시 태그의 웨이수보다 많은 프로세서 제어 장치를 포함하는 것을 특징으로 하는 정보 처리 시스템.
- 제1항에 있어서, 상기 프로세서에 있어서 캐시 미스가 발생하였을 때에, 상기 프로세서로부터 상기 프로세서 제어 장치에 대하여 데이터의 판독 요구가 있었던 경우, 상기 프로세서 제어 장치는 상기 스누프 태그에 사용 가능한 웨이가 있으면, 상기 사용 가능한 웨이를 상기 판독 요구의 대상이 되는 어드레스 정보로 갱신하여 상기 어드레스 정보에 대응하는 데이터를 상기 프로세서에 송신하는 것을 특징으로 하는 정보 처리 시스템.
- 제2항에 있어서, 상기 사용 가능한 웨이 갱신시에는, 상기 프로세서 제어 장치로부터 상기 프로세서에 상기 캐시 태그의 웨이 중 소정의 어드레스 정보가 저장된 웨이의 어드레스 정보를 삭제하는 취지의 요구가 이루어지지 않는 것을 특징으로 하는 정보 처리 시스템.
- 제1항에 있어서, 캐시 미스시에 상기 프로세서로부터 판독 요구가 있었던 경우, 상기 스누프 태그의 웨이에 사용 가능한 공간이 없으면, 상기 프로세서 제어 장치는 상기 스누프 태그의 웨이에 저장된 어드레스 정보 중 어느 하나를 삭제하고, 상기 삭제된 어드레스 정보를 상기 캐시 태그에서 삭제하는 취지를 상기 프로세서에 통지하는 것을 특징으로 하는 정보 처리 시스템.
- 제1항에 있어서, 상기 정보 처리 시스템에는, 캐시 미스시에 상기 캐시 태그 중 어느 하나의 웨이에 저장된 어드레스 정보를 내보내는 취지의 정보를 상기 프로세서로부터 상기 프로세서 제어 장치에 통지하지 않는 방식이 이용되고 있는 것을 특징으로 하는 정보 처리 시스템.
- 캐시 태그와 캐시 데이터 영역으로 이루어지는 복수 웨이의 캐시 메모리를 포함하고, 명령을 실행 및 데이터를 처리하는 하나 이상의 프로세서와, 상기 프로세서로부터의 요구에 기초하여 상기 프로세서에 정보를 송신하는 프로세서 제어 장치로서, 상기 각 프로세서의 캐시 태그에 대응하는 태그 정보인 스누프 태그의 웨이수가 상기 프로세서의 캐시 태그의 웨이수보다 많은 상기 스누프 태그를 포함하는 상기 프로세서 제어 장치를 포함하는 정보 처리 시스템의 캐시 태그 및 스누프 태그의 갱신 방법으로서,캐시 미스시에 상기 프로세서로부터 판독 요구가 있었던 경우, 상기 스누프 태그에 사용 가능한 웨이가 있으면, 상기 프로세서 제어 장치는 상기 사용 가능한 웨이를 상기 판독 요구의 대상이 되는 어드레스 정보로 갱신하여 상기 어드레스 정보에 대응하는 데이터를 상기 프로세서에 송신하는 것을 특징으로 하는 캐시 태그 및 스누프 태그의 갱신 방법.
- 제6항에 있어서, 상기 사용 가능한 웨이 갱신시에는, 상기 프로세서 제어 장치로부터 상기 프로세서에 상기 캐시 태그의 웨이 중 소정의 어드레스 정보가 저장된 웨이의 어드레스 정보를 삭제하는 취지의 요구가 이루어지지 않는 것을 특징으로 하는 캐시 태그 및 스누프 태그의 갱신 방법.
- 제6항에 있어서, 캐시 미스시에 상기 프로세서로부터 정보의 판독 요구가 있었던 경우, 상기 스누프 태그의 웨이에 사용 가능한 공간이 없으면, 상기 프로세서 제어 장치는 상기 스누프 태그의 웨이에 저장된 어드레스 정보 중 어느 하나를 삭제하고, 상기 삭제된 어드레스 정보를 상기 캐시 태그에서 삭제하는 취지를 상기 프로세서에 통지하는 것을 특징으로 하는 캐시 태그 및 스누프 태그의 갱신 방법.
- 제6항에 있어서, 상기 정보 처리 시스템에는 캐시 미스시에 상기 캐시 태그 중 어느 하나를 내보내는 취지의 정보를 상기 프로세서 제어 장치에 통지하지 않는 방식이 이용되고 있는 것을 특징으로 하는 캐시 태그 및 스누프 태그의 갱신 방법.
- 복수 웨이로 이루어지는 캐시 태그와 캐시 데이터 영역을 포함하는 캐시 메모리를 포함하고, 외부로부터 수취한 명령을 실행 및 데이터를 처리하는 하나 이상의 프로세서와,상기 프로세서로부터의 판독 요구에 기초하여 상기 프로세서에 응답하는 프로세서 제어 장치로서, 상기 각 프로세서의 캐시 태그에 대응하는 태그 정보인 스누프 태그의 웨이수가 상기 프로세서의 캐시 태그의 웨이수보다 많은 상기 스누프 태그를 포함하는 상기 프로세서 제어 장치를 포함하는 것을 특징으로 하는 정보 처리 기판.
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0713864A (ja) * | 1993-06-25 | 1995-01-17 | Mitsubishi Electric Corp | データ処理装置 |
US5590310A (en) | 1993-01-14 | 1996-12-31 | Integrated Device Technology, Inc. | Method and structure for data integrity in a multiple level cache system |
JP2002055880A (ja) | 2000-08-08 | 2002-02-20 | Hitachi Ltd | キャッシュ構成方法及びプロセッサシステム |
JP2004038807A (ja) | 2002-07-05 | 2004-02-05 | Fujitsu Ltd | キャッシュメモリ装置およびメモリ割付方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5373927A (en) * | 1976-11-10 | 1978-06-30 | Fujitsu Ltd | Replacing system of intermediate buffer memory |
JPH02188847A (ja) * | 1989-01-18 | 1990-07-24 | Agency Of Ind Science & Technol | 階層キャッシュメモリにおけるデータ交換方式 |
JP2862424B2 (ja) | 1992-01-30 | 1999-03-03 | 株式会社日立製作所 | 情報処理装置 |
JPH05216765A (ja) * | 1992-02-06 | 1993-08-27 | Hitachi Ltd | 階層バッファ記憶装置 |
JPH05265970A (ja) | 1992-03-19 | 1993-10-15 | Toshiba Corp | マルチプロセッサシステム |
TW243509B (en) * | 1994-01-31 | 1995-03-21 | Ibm | Data processor with memory cache and method of operation |
US5860109A (en) * | 1996-07-01 | 1999-01-12 | Sun Microsystems, Inc. | Methods and apparatus for a coherence transformer for connecting computer system coherence domains |
JPH1173370A (ja) * | 1997-08-29 | 1999-03-16 | Fujitsu Ltd | 情報処理装置 |
JP3525050B2 (ja) * | 1998-04-23 | 2004-05-10 | 富士通株式会社 | 主記憶制御装置 |
JP2002007371A (ja) * | 2000-06-23 | 2002-01-11 | Hitachi Ltd | L1キャッシュフォールスシェア緩和制御方式 |
US7143246B2 (en) * | 2004-01-16 | 2006-11-28 | International Business Machines Corporation | Method for supporting improved burst transfers on a coherent bus |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5590310A (en) | 1993-01-14 | 1996-12-31 | Integrated Device Technology, Inc. | Method and structure for data integrity in a multiple level cache system |
JPH0713864A (ja) * | 1993-06-25 | 1995-01-17 | Mitsubishi Electric Corp | データ処理装置 |
JP2002055880A (ja) | 2000-08-08 | 2002-02-20 | Hitachi Ltd | キャッシュ構成方法及びプロセッサシステム |
JP2004038807A (ja) | 2002-07-05 | 2004-02-05 | Fujitsu Ltd | キャッシュメモリ装置およびメモリ割付方法 |
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