JP2002007371A - Ｌ１キャッシュフォールスシェア緩和制御方式 - Google Patents

Abstract

(57)【要約】 【課題】従来、コヒーレンス制御に時間がかかる。 【解決手段】複数のプロセッサと複数の主記憶をスイッ
チ型主記憶制御装置で接続したマルチプロセッサ方式の
情報処理装置で、キャッシュのコヒーレンス制御をキャ
ッシュのタグのコピーを保持することにより行う制御方
式をとりながら、フォールスシェアリングによる性能低
下を緩和しつつ、プロセッサ間のバリア同期を高速に行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数の主記憶と
これらを共有する複数のプロセッサをスイッチ型の主記
憶制御装置により接続した構成のマルチプロセッサ方式
の情報処理装置において、プロセッサが持つキャッシュ
と各主記憶とのデータの一貫性を維持しながらも、これ
により生じるキャッシュのフォールスシェアリングを緩
和する制御装置に関する。

【０００２】

【従来の技術】近年、異なるアドレス空間が割り当てら
れた主記憶とこれらを共有する複数のプロセッサを備
え、各主記憶と各プロセッサをスイッチ型主記憶制御装
置によって接続した構成のマルチプロセッサ方式の情報
処理装置が考えられている。

【０００３】図３は上記特徴を備えたマルチプロセッサ
の構成を示す。キャッシュ11−0〜11−nを有する各プロ
セッサ10−0〜10−nと異なるアドレス空間が割り当てら
れている各主記憶13−0〜13−mは、スイッチ型主記憶制
御装置12により接続される。前記情報処理装置における
スイッチ型主記憶制御装置12は、各プロセッサ10−0〜1
0−nが同時に各主記憶13−0〜13−m上のデータにアクセ
ス可能な構成となっている。これにより前記情報処理装
置は、大規模な行列を扱う数値計算で主記憶全体に同じ
ような頻度でデータアクセスを行う問題を高速に処理す
ることが可能である。

【０００４】前記の情報処理装置においては、各プロセ
ッサ10−0〜10−nが相互に各主記憶13−0〜13−mの内容
を自プロセッサ内のキャッシュ11−0〜11−n上に保持す
るため、各プロセッサ内のキャッシュ11−0〜11−nと各
主記憶13−0〜13−mの内容が同一である事を保証するキ
ャッシュの一致保証の実現が必要となる。キャッシュの
一致保証のために、自プロセッサは、他プロセッサが行
う各主記憶13−0〜13−mへの更新動作を監視する必要が
あるが、前記情報処理装置のように各プロセッサ10−0
〜10−nが各主記憶13−0〜13−m上のデータ更新動作を
同時に行うのを監視する事は容易でない。

【０００５】このキャッシュの一致保証を行う方法とし
て、キャッシュのタグのコピーをスイッチ型主記憶制御
装置内に保持する構成の情報処理装置が考えられてい
る。プロセッサ10−0〜10−nは、各主記憶13−0〜13−m
上のどのアドレスに関するデータをキャッシングしてい
るかがわかるようにプロセッサ10−0〜10−n内にディレ
クトリとしてタグ14−0〜14−nを持っている。またスイ
ッチ型主記憶制御装置12は、キャッシュの一致保証機構
15を保持しており、該キャッシュの一致保証機構15は、
各プロセッサのタグ14−0〜14−nに対応してそれと同一
の内容であるタグのコピー16−0〜16−nを保持してい
る。キャッシュの一致保証機構15は、プロセッサ10−I
(I=0〜n)が主記憶13−J(J=0〜m)上のデータを読み込み
に行った場合、プロセッサ10−Iのタグのコピー16−Iに
登録をおこなう。またプロセッサ10−I(I=0〜n)が主記
憶13−J(J=0〜m)に対してデータの書き込みを行った場
合には、キャッシュの一致保証機構15はプロセッサ10−
I以外の全てプロセッサ10−K(K≠I)に対応したタグのコ
ピー16−Kを検索し、ヒットしたプロセッサがあればそ
のプロセッサに対してキャッシュ内の該タグに対応する
データの無効化を要求する。以上の方法で複数のプロセ
ッサと複数の主記憶がスイッチ型主記憶制御装置によっ
て接続される情報処理装置において、各プロセッサが同
時に各主記憶にアクセス可能でありながら、前記キャッ
シュの一致保証機構によって容易にキャッシュの一致保
証が実現できる。

【０００６】ところで、複数のプロセッサが連動して処
理を行う場合、プロセッサ間の同期操作が必要である。
従来、図４に示すように同期指示プロセッサの命令列と
被同期プロセッサの命令列により行われた。すなわち、
同期指示元プロセッサは、命令1のＳＴ(ストア命令)に
より演算前処理あるいは演算処理結果を主記憶装置に出
力し、命令２のＳＹＮＣ（シンク命令）で命令１のスト
アが他のプロセッサから見て完全に終了したことを保証
した後、被同期プロセッサに対して主記憶装置の共有領
域を通して命令３のＳＴ命令で同期指示を行う。一方、
被同期プロセッサは、命令４のＬＤ（ロード命令）で主
記憶装置の共有領域を読み込み、同期指示元プロセッサ
からの同期完了指示が行われるまで、命令５のＢＣ（条
件付分岐命令）により、上記命令４のロード命令を繰り
返し共有領域の監視を続けることにより待ち合わせを行
う。

【０００７】この同期方法では、同期完了指示が行われ
るまで、共有領域の監視のためのロード命令とＢＣ命令
以後のプログラム中のすべての後続命令群が実行されな
いことになる。しかし、本来、被同期プロセッサにおい
て、同期完了指示を受けるまで待機する必要がある命令
は、例えば、同期指示元プロセッサが演算前処理あるい
は演算処理結果をストア命令により主記憶装置の内容を
更新する場合に、この更新前に、誤って先行して主記憶
装置から被同期プロセッサのキャッシュへ更新前データ
を読み込む可能性のあるロード命令のみであり、ロード
命令以外の命令は必要のない待機を強いられる。この結
果、同期操作における実効性能が低下するという問題が
あった。

【０００８】この問題を解決するために、命令実行制御
方法にＳＥＴＢＲＲとＷＡＩＴＢＲＲの2つの命令を追
加する方法が考えられている。該ＳＥＴＢＲＲ命令は、
同期ポイントに到達したときに各プロセッサ毎に実行す
る命令であり、該ＷＡＩＴＢＲＲ命令は、後続のロード
命令のみを選択的に待機しながら全プロセッサがＳＥＴ
ＢＲＲ以前（すなわち同期ポイント以前）に発行した命
令に関するコヒーレンス制御が完了したことを待つこと
を特徴としている。図５にその操作方法を示す。仮にプ
ロセッサ0を同期指示プロセッサ、プロセッサ1〜nを被
同期プロセッサであるとする。同期指示プロセッサは、
命令１のＳＴ（ストア命令）により演算前処理あるいは
演算処理結果を主記憶装置に書き込みを行う。全プロセ
ッサは、同期ポイントに到達したことを示す命令2−0〜
2−nのＳＥＴＢＲＲ命令を実行する。更に命令3−0〜3
−nのＷＡＩＴＢＲＲ命令を実行することで後続のＬＤ
命令のみを選択的に待機させながら命令2−0〜2−nのＳ
ＥＴＢＲＲ以前に発行された命令のコヒーレンス制御が
完了するのを待つ。(例えばプロセッサ1〜nの何れかが
プロセッサ0の発行したＳＴ命令（命令1）が書き込む主
記憶の領域をキャッシュに読み込んでいる場合は、その
ラインの無効化が完了するのを待つ。)この方法によれ
ば、複数のプロセッサが同期操作を行うとき、ロード命
令の実行を待機させ、待機する必要のない演算命令や分
岐命令などを実行できるため、同期操作を高速に行うこ
とができる。

【０００９】

【発明が解決しようとする課題】図３の構成による情報
処理装置において二つのプロセッサが頻繁に読み書きを
行う主記憶上のラインを共有した場合にフォールスシェ
アリングの問題が生じる。これは、例えば次のようなケ
ースで発生する。プロセッサ10−Iとプロセッサ10−Jが
主記憶10−K上のラインLを共有しているとする。プロセ
ッサ10−Iが主記憶10−K上のラインLに書き込みを行う
と、キャッシュの一致保証機構15はプロセッサ10−Jに
キャッシュの無効化を要求する。プロセッサ10−Jが主
記憶13−KのラインLに書き込みを行う場合、プロセッサ
10−Jのキャッシュ11−JにおけるラインLのデータは無
効化されているため、まず主記憶13−K上のラインLがプ
ロセッサ10−Jのキャッシュに転送され、プロセッサ10
−Jが書き込みを行う事によりプロセッサ10−Iのキャッ
シュ内のラインLに関するデータは無効化される。この
ようにラインLはプロセッサ10−Iのキャッシュ11−Iと
プロセッサ10−Jのキャッシュ11−Jを互いに無効化され
ながら行ったりきたりする事になる。特にプロセッサ10
−Iの使うローカル変数がラインLの前半にあり、プロセ
ッサ10−Jの使うローカル変数がラインLの後半に割り当
てられているような場合、変数の更新が行われるたびに
無意味なデータの更新が行われる事になり、コヒーレン
ス制御にかかる時間が増大してしまう。

【００１０】本発明の目的は、複数のプロセッサと複数
の主記憶をスイッチ型主記憶制御装置で接続したマルチ
プロセッサ方式の情報処理装置で、キャッシュのコヒー
レンス制御をキャッシュのタグのコピーを保持すること
により行う制御方式をとりながら、フォールスシェアリ
ングによる性能低下を緩和しつつ、プロセッサ間のバリ
ア同期を高速に行う制御方式を提供することにある。

【００１１】

【課題を解決するための手段】前記目的を達成するため
に、本発明は複数のプロセッサと複数の主記憶がスイッ
チ型主記憶制御装置によって接続されたマルチプロセッ
サ方式の情報処理装置で、スイッチ型主記憶制御装置内
のコヒーレンス制御装置には各プロセッサのキャッシュ
に関するタグのコピーを持ち、プロセッサからの主記憶
への更新が行われるたびに他プロセッサのタグのコピー
を検索しもしヒットしているなら該キャッシュラインを
無効化要求することで、そのキャッシュラインの無効化
を行うことを特徴とするキャッシュ一致化保証方式にお
いて、各プロセッサ内もしくは各プロセッサに接続され
るスイッチ型主記憶制御装置上に、コヒーレンス制御装
置からのキャッシュデータの無効化要求リクエストを一
時的に滞留する無効化要求リクエスト受けバッファを設
け、該バッファがフルの状態になったときキャッシュの
無効化リクエストをバッファから送出することを特徴と
している。

【００１２】また、全プロセッサがバリア同期を行った
場合には、無効化要求リクエストを該無効化要求リクエ
スト受けバッファで滞留させるため、バリア同期の完了
までの時間が増大することになる。こうした状況を防ぐ
ため、該バッファはバリア同期命令が各プロセッサから
発行された場合には、該バリア同期命令を検出しバッフ
ァがフルになるのを待たずに無効化要求リクエストをバ
ッファから通過させることを特徴とするものである。

【００１３】また、該無効化要求リクエスト受けバッフ
ァには、キャッシュ内の同一ラインに対して複数の無効
化要求リクエストが連続して出される場合があり、特に
フォールスシェアリングを起こしている場合にはこのよ
うなケースが頻繁におこりうる。しかし実際にキャッシ
ュの無効化が必要なのは連続してくる複数の無効化要求
リクエストのうちの１回だけであり、他の無効化要求リ
クエストによるキャッシュの無効化は不必要な処理であ
る。該無効化要求受けバッファは、連続してくる不必要
な無効化要求リクエストをバッファ上で間引く事を特徴
とするものである。

【００１４】

【発明の実施の形態】以下、本発明のー実施例を図面を
用いて具体的に説明する。

【００１５】＜実施例＞図１は、本発明の実施例を構成
する情報処理システムの構成図である。本実施例の情報
処理装置は、複数のプロセッサ10−0〜10−nと、複数の
主記憶装置13−0〜13−mと、スイッチ型主記憶制御装置
１２から構成されている。

【００１６】プロセッサ10−0〜10−nは、本情報処理の
中心となる装置である。プロセッサ10−0〜10−nは、プ
ログラムで与えられる処理を分担し、各々連動しながら
演算命令やＭＳアクセス命令などの命令を実行する。複
数の主記憶装置13−0〜13−mは、プログラム及びプログ
ラムで使用するデータを記憶する装置であり、各複数の
主記憶装置にはそれぞれ異なるアドレス空間が割り当て
られている。プロセッサ10−0〜10−nの主記憶装置13−
0〜13−mに対するアクセスは、インターフェース信号11
0−0〜110−nによりスイッチ型主記憶制御装置12にリク
エストが発行される。スイッチ型主記憶制御装置12は、
プロセッサ10−0〜10−nのリクエストについてプライオ
リティをつけ、主記憶13−0〜13−mに対してインターフ
ェース信号111−0〜111−mによってリクエストを発行す
る。スイッチ型主記憶制御装置12は、各プロセッサ10−
0〜10−nからのリクエストを平行して処理可能である。

【００１７】次にプロセッサ10−0の内部構成に関して
説明する。プロセッサ10−0は、命令実行部18、命令実
行制御部19、キャッシュ制御部17、キャッシュ記憶部1
1、キャッシュタグ14、及び本発明の無効化要求リクエ
スト受けバッファ20から構成される。キャッシュ記憶部
11は主記憶装置13−0〜13−mの内容の一部を記憶するプ
ロセッサ内に設けられた高速の記憶装置である。プロセ
ッサが命令を実行するときは、スイッチ型主記憶制御部
12を経由し主記憶13−0〜13−mにアクセスし、キャッシ
ュ記憶部11にデータを読み込む。命令実行制御部はイン
ターフェース信号115、キャッシュ制御部17、インター
フェース信号112を介して、キャッシュ記憶部11から命
令を読み込み、次いで命令を解析し、命令実行部19が実
行可能になるとインターフェス信号116を介して命令実
行部18に命令を発行する。またキャッシュのタグ14は、
キャッシュ記憶部11が主記憶装置13−0〜13−mのどのア
ドレスを保持しているかが分かるように、アドレスの一
部を保持するタグ14−Aと該アドレスのキャッシュデー
タが有効であるか無効であるかを示すバリッド（Ｖ）14
−Bからなる。

【００１８】プロセッサ10−0〜10−nと主記憶装置13−
0〜13−mとを結ぶスイッチ型主記憶制御部内には、キャ
ッシュの一致保証機構15が設けられている。キャッシュ
の一致保証機構15は、各プロセッサ毎に対応したキャッ
シュのタグのコピー16−0〜16−nを持っている。キャッ
シュのタグのコピー16−0〜16−nは、タグ119−0〜119
−nとタグのコピーの情報が有効であるかどうかを示す
バリッド（Ｖ）120−0〜120−nとで構成されている。

【００１９】上記構成の情報処理装置においてキャッシ
ュ一致保証は例えば次のように行われる。プロセッサ10
−0が主記憶13−1のアドレスＡをＬＤ（ロード）する場
合、まず命令実行部18によって実行されたＬＤ命令はイ
ンタフェース信号110−0を介してスイッチ型主記憶制御
装置12へと伝えられる。スイッチ型主記憶制御部12はＬ
Ｄ命令のアドレスにしたがって、インターフェース信号
111−1を介して主記憶13−1に対して指定したアドレス
Ａにあるデータを読み込むリクエストを伝える。これと
同時にスイッチ型主記憶制御部12はキャッシュの一致保
証機構15にもＬＤのリクエストを伝える。ＬＤのリクエ
ストを受けたキャッシュの一致保証機構12は、リクエス
ト発行元のプロセッサに対応するキャッシュのタグのコ
ピー16−0に、ＬＤのアドレスＡの一部であるタグ119−
0を書き込み、バリッド（Ｖ）119−0を１（有効）にす
る。一方ＬＤのリクエストを受け取った主記憶13−1
は、ＬＤ命令によって指定されたデータをインタフェー
ス信号111−1、スイッチ型主記憶制御部12、インターフ
ェース信号110−0を通してプロセッサ10−0へ戻し、キ
ャッシュ記憶部11へ書き込む。このときキャッシュ制御
部はキャッシュタグ14にアドレスＡの一部であるタグ14
−Aを書き込み、バリッド(Ｖ)14−Bを１（有効）にす
る。

【００２０】次にプロセッサ10−1が、プロセッサ10−0
がキャッシュ内にデータを読み込んでいる領域である主
記憶13−1のアドレスＡに対してＳＴ（ストア）を行う
とする。このＳＴ命令は命令実行部18によって実行さ
れ、そのリクエストはインタフェース信号110−1を介し
てスイッチ型主記憶制御装置12に伝えられる。スイッチ
型主記憶制御装置12は、リクエストのアドレスにより主
記憶13−1に対しアドレスＡにデータを書き込むリクエ
ストをインターフェース信号111−1を介して伝える。ス
イッチ型主記憶制御装置12は、これと同時にキャッシュ
の一致保証機構15にもＳＴ命令のリクエストを伝える。
このリクエストによりキャッシュの一致保証機構15はＳ
Ｔ命令の発行元であるプロセッサ１以外のキャッシュタ
グのコピー16−0、16,2〜nの中で、アドレスＡの一部で
あるタグの値が一致しており、かつバリッド120−0,120
−2〜nが１であるものが有るかを検索する。今の場合そ
れはプロセッサ10−0のキャッシュタグのコピー16−0内
に見つかる(ヒットする)はずである。ヒットした場合、
対応するプロセッサ10−0の対応するキャッシュタグの
バリッド14−Bを落しに行くリクエストをスイッチ型主
記憶制御部12、及びインターフェース信号110−0を介し
てプロセッサ10−0に伝える。このリクエストを受け取
ったプロセッサ10−0はキャッシュ制御部17及び、イン
ターフェース信号113を介してバリッド14−Bを０（無
効）にする。これにより、プロセッサ10−0のアドレス
Ａに関するキャッシュ記憶部11のデータ内容は無効とな
る。

【００２１】以上の方法でキャッシュのコヒーレンス制
御が行われる。

【００２２】プロセッサ間が同期をとって処理を進める
バリア同期の動作について説明する。図５に示すように
全プロセッサが、同期ポイントに到達した時点で命令2
−0のＳＥＴＢＲＲ命令を一斉に発行する。命令実行制
御部19はこれをデコードし、このＳＥＴＢＲＲリクエス
トをインターフェース信号110−0〜110−nを通してスイ
ッチ型主記憶制御部12に伝える。次に全プロセッサが、
命令3−0のＷＡＩＴＢＲＲ命令を一斉に発行する。命令
実行制御部19はこれをデコードし、ＷＡＩＴＢＲＲリク
エストをインターフェース信号110−0〜110−nを通して
スイッチ型主記憶制御装置12に伝えるとともに、ＷＡＩ
ＴＢＲＲ以降に発行されたＬＤ命令を、スイッチ型主記
憶制御部に送出していたＳＥＴＢＲＲリクエストのリプ
ライが戻ってくるまで待機させ、それ以外の命令を実行
する。一方ＳＥＴＢＲＲリクエストを受け取ったスイッ
チ型主記憶制御部12はＳＥＴＢＲＲリクエスト以前の全
リクエストを処理した後、ＳＥＴＢＲＲリクエストをキ
ャッシュの一致保証機構15に送出する。キャッシュの一
致保証機構はＳＥＴＢＲＲリクエスト以前に来ていたＬ
Ｄ、ＳＴリクエストに関するキャッシュのタグのコピー
16−0〜16−nへの登録、ヒットチェック及び無効化リク
エストの送出が完了するのを待って、全ＳＥＴＢＲＲリ
クエストのリプライをスイッチ型主記憶制御部に送出す
る。スイッチ型主記憶制御部はＳＥＴＢＲＲリクエスト
のリプライをプロセッサ10−0〜10−nに戻す。以上の操
作により、バリア同期が行われる。

【００２３】図２は、本発明である図１の無効化要求リ
クエスト受けバッファ制御部20の内部構造を示す。図２
において無効化要求リクエスト受けバッファ制御部20
は、無効化要求リクエスト受け取り制御部22、無効化要
求リクエスト受けバッファ21、無効化要求リクエスト送
出制御部23、無効化要求リクエスト保持レジスタ24、比
較器25、バッファ監視制御部26、ＯＲ回路27から構成さ
れる。図１におけるスイッチ型主記憶制御装置12から送
出された無効化要求リクエストは、インターフェース信
号110−0を介してプロセッサ10−0に到着した後、図２
の無効化要求リクエスト発行線28を通じて無効化要求リ
クエスト受け取り制御部22に入る。無効化要求リクエス
ト保持レジスタ24は、無効化要求リクエスト発行線28を
介して到達する一つ前に発行された無効化要求リクエス
トを保持するレジスタである。比較器25は、現在発行さ
れている無効化要求リクエストを１つの入力としてお
り、他方の入力は無効化要求保持レジスタに保持されて
いる１つ前に発行された無効化リクエストである。比較
器25は該２つの連続したリクエストに含まれるタグ情報
を比較し、もし一致するならば１を、不一致であれば０
をインターフェース信号213上に出力する。無効化要求
リクエスト受け取り制御部22は、インターフェース信号
213上の値が１であれば、無効化要求発行線18を介して
伝えられる無効化要求リクエストをインターフェース信
号19にそのまま通過させる。もしインターフェース信号
213上の値が０であれば、インターフェース信号線19に
は何も出力しない。これにより、連続して同一タグに対
して発行される無効化要求リクエストが来た場合には、
最初に来た無効化要求リクエストのみ通過させ、後続の
同一タグに対する不必要な無効化要求リクエストを間引
く事ができる。無効要求リクエスト受け取り制御部22を
抜けた無効化要求リクエストは、インターフェース信号
19を介して無効化要求リクエスト受けバッファ21を通過
し、インターフェース信号210を介して無効化要求リク
エスト送出制御部23へと伝えられる。バッファ監視制御
部26はインタフェース信号214を介して無効化要求リク
エスト受けバッファ21の詰まり具合を監視しており、無
効化要求リクエストが一定数溜まった場合、インターフ
ェース信号215に１を出力する。無効化要求リクエスト
受けバッファ21内の無効化要求リクエストが一定数に満
たない場合は、インターフェース信号215に０を出力す
る。ＯＲ回路27は、一方の入力を無効化要求リクエスト
受けバッファが一定数溜まったときに１となるインター
フェース信号215とし、ＳＥＴＢＲＲ命令通知線216の論
理和をインタフェース信号217に出力する。このＳＥＴ
ＢＲＲ通知線216は、図１の命令事項制御部19からイン
ターフェース信号117とつながっており、ＳＥＴＢＲＲ
命令が発行されたとき１となり、ＷＡＩＴＢＲＲ命令が
完了したとき０の値をとる。無効化要求リクエスト送出
制御部23は、インタフェース信号617上の値が１のとき
に、無効化要求リクエスト受けバッファ21からインター
フェス信号210を介してくる無効化要求リクエストを無
効化要求リクエスト送出線211へ出力し、インターフェ
ース信号217上の値が１のときは、無効化要求リクエス
トの無効化要求送出線211へ出力を止める。この一連の
制御により、無効化要求リクエスト受けバッファ21に無
効化要求リクエストが一定数溜まるまで、無効化要求リ
クエストの送出を滞留させる事により、キャッシュのフ
ォールスシェアリングによる無意味なキャッシュの無効
化を減らすことができる。またバリア同期命令が発行さ
れバリア同期を行っている最中には、無効化要求リクエ
ストを無効化要求リクエスト受けバッファ21で滞留させ
ずに送出するので、無効化要求リクエスト受けバッファ
21に無効化要求リクエストが滞留する事によってバリア
同期の完了が遅くなる事はない。

【００２４】

【発明の効果】以上に説明したように、本発明によれ
ば、複数のプロセッサと複数の主記憶をスイッチ型主記
憶制御装置で接続した構成のマルチプロセッサ方式の情
報処理装置において、キャッシュのタグのコピーをスイ
ッチ型主記憶制御装置内のコヒーレンス制御機構に持つ
ことにより、キャッシュの一致保証を行う方式をとりな
がら、キャッシュの無効化要求リクエスト受けバッファ
をプロセッサ内もしくはスイッチ型主記憶制御装置内に
設け、これに一時的に無効化要求リクエストを滞留させ
るので、キャッシュのフォールスシェアリング現象を起
こしにくくできる。一方、全プロセッサがバリア同期を
行う際には、無効化要求リクエストを滞留させる事によ
り同期完了が遅れる問題が考えられるが、前記無効化要
求リクエスト受けバッファはバリア同期を行う際には、
無効化要求リクエストの滞留を解除するので、その問題
は起こり得ない。更に連続して同一のキャッシュライン
に対する無効化要求リクエストが来た場合には、無効化
要求リクエスト受けバッファに入る前に、最初の１つを
除いて他のリクエストを間引くため、不要なキャッシュ
の無効化による性能の低下を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の実施例１を構成する情報処理装置のシ
ステム構成図である。

【図２】無効化要求リクエスト受けバッファ制御部の構
成図である。

【図３】従来のスイッチ型主記憶制御装置による情報処
理装置の構成図である。

【図４】従来のＳＹＮＣ命令による同期操作の命令列例
を示す図である。

【図５】従来のＳＥＴＢＲＲ命令及びＷＡＩＴＢＲＲ命
令による同期操作の命令列例を示す図である。

【符号の説明】

10−0〜10−n…プロセッサ、11,11−0〜11−n…キャッ
シュ記憶部、12…スイッチ型主記憶制御部、13−0〜13
−m…主記憶、14,14−0〜14−n…キャッシュタグ、14−
A…タグ、14−B…バリッド、15…キャッシュの一致保証
機構、16−0〜16−n…キャッシュタグのコピー、17…キ
ャッシュ制御部、18…命令実行部、19…命令実行制御
部、110−0〜110−n…プロセッサと主記憶制御部のイン
ターフェース、111−0〜111−n…主記憶制御部と主記憶
とのインターフェース、112…キャッシュ記憶部とキャ
ッシュ制御部のインターフェース、113…キャッシュタ
グとキャッシュ制御部のインターフェース、114…キャ
ッシュ制御部と命令実行部のインターフェース、115…
キャッシュ制御部と命令実行制御部のインターフェー
ス、116…命令実行部と命令実行制御部のインターフェ
ース、117…命令実行制御部と無効化要求リクエスト受
けバッファ制御部とのインターフェス、118…無効化要
求リクエスト受けバッファ制御部とキャッシュタグとの
インターフェース、119−0〜119−n…タグのコピー、12
0−0〜120−n…タグのコピーのバリッド、20…無効化要
求リクエスト受けバッファ制御部、21…無効化要求リク
エスト受けバッファ、22…無効化要求リクエスト受け取
り制御部、23…無効化要求リクエスト送出制御部、24…
無効化要求リクエスト保持レジスタ、25…比較器、26…
バッファ監視制御部、27…ＯＲ回路、28…無効化要求リ
クエスト発行信号、29…無効化要求リクエスト受け取り
制御部と無効化要求リクエスト受けバッファのインター
フェース、210…無効化要求リクエスト受けバッファと
バッファ監視制御部とのインターフェース、211…無効
化要求リクエスト送出線、212…無効化要求リクエスト
保持レジスタと比較器のインターフェス、213…比較器
と無効化要求リクエスト受け取り制御部のインターフェ
ース、214…無効化要求リクエスト受けバッファとバッ
ファ監視制御部とのインターフェース、215…バッファ
監視部とＯＲ回路とのインターフェース、216…ＳＥＴ
ＢＲＲ命令通知線、217…ＯＲ回路と無効化要求リクエ
スト送出制御部とのインターフェース。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺本 康弘 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバー事業部 内 Ｆターム(参考） 5B005 KK13 MM01 MM25 NN33 PP21 5B045 BB15 BB28 BB29 BB47 DD13

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサと複数の主記憶がスイ
   ッチ型主記憶制御装置によって接続されたマルチプロセ
   ッサ方式の情報処理装置で、スイッチ型主記憶制御装置
   内のコヒーレンス制御装置には各プロセッサのキャッシ
   ュに関するタグのコピーを持ち、プロセッサから主記憶
   への更新が行われる毎に他プロセッサのタグのコピーを
   検索し、もしヒットしているなら該キャッシュラインへ
   無効化要求リクエストを送出することで、そのキャッシ
   ュラインの無効化を行うことを特徴とするキャッシュ一
   致化保証方式において、各プロセッサ内もしくは各プロ
   セッサに接続されるスイッチ型主記憶制御装置上に、コ
   ヒーレンス制御装置からのキャッシュラインの無効化要
   求リクエストを一時的に滞留することを目的とした無効
   化要求リクエスト受けバッファを各プロセッサ毎に設
   け、該バッファ内のリクエスト数が一定値になるまでキ
   ャッシュの無効化要求リクエストをバッファから送出す
   ることを遅らせることによりキャッシュのフォールスシ
   ェアリングを緩和する事を特徴とするキャッシュ一致化
   方式。
2. 【請求項２】 上記キャッシュの無効化要求リクエスト
   受けバッファは、各プロセッサがバリア同期命令を発行
   した場合には、バッファ内のリクエスト数が一定値にな
   るのを待たずに無効化要求リクエストを送出することに
   よりバリア同期を高速に行いながらキャッシュのフォー
   ルスシェアリングを緩和することを特徴としたキャッシ
   ュの一致化方式。
3. 【請求項３】 上記無効化要求リクエスト受けバッファ
   内に、キャッシュの同一ラインに対する無効化要求リク
   エストが連続して到達した場合には、間引くことを特徴
   とするキャッシュの一致化方式。