JPH1173370A

JPH1173370A - 情報処理装置

Info

Publication number: JPH1173370A
Application number: JP9235101A
Authority: JP
Inventors: Koji Ishizuka; 孝治石塚; Takahito Noda; 敬人野田; Yasuhide Shibata; 泰秀柴田; Takumi Takeno; 巧竹野; Katsunori Takeshita; 克典竹下; Fumitake Sugano; 文武菅野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-08-29
Filing date: 1997-08-29
Publication date: 1999-03-16
Also published as: US6292870B1

Abstract

(57)【要約】【課題】キャッシュメモリを有する複数の処理装置を
具備する情報処理装置において、簡単な回路によりメモ
リアクセスの性能を向上させる。【解決手段】キャッシュメモリを有する処理装置２_a
〜２_mとシステムコントローラ１とがバス５を介して接
続され、システムコントローラが、各処理装置のキャッ
シュメモリのＴＡＧの写し及びメモリアクセス制御部を
持つことにより、システムコントローラが各処理装置の
メモリアクセスの制御を行う情報処理装置において、メ
モリインターフェース４₀〜４_nを複数設けてメモリの
インターリーブアクセスを可能とし、さらに、ＴＡＧの
写し３₀〜３_n及びメモリアクセス制御部１₀〜１_nを
メモリインターフェースの数と同数設けることによりＴ
ＡＧのインターリーブアクセスを可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置に関
するもので、特に、情報処理装置のメモリアクセス制御
に関するものである。

【０００２】

【従来の技術】近年、情報処理装置の高集積化及び高速
化に伴い、できる限り少ない論理及び配線で高速動作さ
せる技術が求められている。従来の情報処理装置のメモ
リアクセス制御について説明する。図１は、キャッシュ
メモリを有する処理装置を複数具備する情報処理装置の
基本構成を示す図である。

【０００３】図１において、２_a〜２_mは複数の処理装
置、１はシステムコントローラで、各処理装置２_a〜２
_mとシステムコントローラ１はバス５により接続され
る。システムコントローラ１には、メモリ素子５₀とタ
グラム３₀が接続される。なお、以下においては、タグ
を「ＴＡＧ」、ラムを「ＲＡＭ」、タグラムを「ＴＡＧ
−ＲＡＭ」と表記する。各処理装置２_a〜２_mは、それ
ぞれ、キャッシュメモリ２４_a〜２４_m及びＴＡＧ２５
_a〜２５_mを有する。ＴＡＧ−ＲＡＭ３₀には、全処理
装置２_a〜２_mのＴＡＧ２５_a〜２５_mの写しが記憶さ
れている。

【０００４】各処理装置２_a〜２_mがメモリアクセスを
する場合、最初に自分のＴＡＧ２５ _a〜２５_mを索引及
び更新しに行き、自分のメモリ２４_a〜２４_mに所望の
データが記憶されていればそれにアクセスする。一方、
自分のメモリ２４_a〜２４_mに所望のデータが記憶され
ていなければ、システムコントローラ１にメモリアクセ
スリクエストを出す。システムコントローラ１では、Ｔ
ＡＧ−ＲＡＭ３₀に記憶されたＴＡＧの写しの索引及び
更新を行い、索引の結果他の処理装置２_a〜２ _mに所望
のデータが記憶されていなければ、メモリアクセスが必
要となるのでメモリ素子５₀に起動をかける。

【０００５】図２及び図３は上記情報処理装置のシステ
ムコントローラ１の構成を示したものである。図２はメ
モリ素子の数が１の例、即ち、メモリのウェイ数が１の
例である。なお、以下の説明においては、ウェイを「ｗ
ａｙ」と表記する。図３は、メモリ素子がインターリー
ブ配置され（インターリーブ数＝ｎ＋１）、メモリアク
セスを高速化するものである。

【０００６】図２及び図３において、１はシステムコン
トローラ、２_a〜２_mはキャッシュメモリを有する複数
の処理装置、３_a〜３_mは処理装置２_a〜２_mからのメ
モリアクセス要求、１₀はメモリアクセス制御部、２₀
はＴＡＧインターフェース、３₀はＴＡＧ−ＲＡＭ、４
₀〜４_nはメモリインターフェース、５₀〜５_nはメモ
リ素子を表す。

【０００７】システムコントローラ１と処理装置２_a〜
２_mはバス５を介して接続され、メモリアクセス制御部
１₀とＴＡＧインターフェース２₀はＴＡＧインターフ
ェース起動要求線６₀とＴＡＧ−ＲＡＭ索引結果線９₀
により接続され、ＴＡＧインターフェース２₀とＴＡＧ
−ＲＡＭ３₀はＴＡＧ−ＲＡＭ制御線７₀とＴＡＧ−Ｒ
ＡＭデータ線８₀により接続されている。

【０００８】また、メモリアクセス制御部１₀には、メ
モリインターフェース起動要求線１０₀〜１０_nにより
１つ又は複数のメモリインターフェース４₀〜４_nが接
続される。メモリインターフェース４₀〜４_nにはメモ
リ制御線１１₀〜１１_nにより１つ又は複数のメモリ素
子５₀〜５_nが接続されている。図２及び図３に示した
情報処理装置は、以下の手順でメモリアクセスを制御す
る。

【０００９】処理装置２_a〜２_mのメモリアクセスリク
エストは、バス５を使用しシステムコントローラ１に通
知され、システムコントローラ１内でメモリアクセス要
求３ _a〜３_mとしてメモリアクセス制御部１₀に伝わ
る。メモリアクセス制御部１₀は、メモリアクセス要求
３_a〜３_mのアービトレーションを行い、メモリアクセ
ス要求を１つずつ処理する。

【００１０】まず、メモリアクセス制御部１₀は、ＴＡ
Ｇインターフェース起動要求線６₀によりＴＡＧインタ
ーフェース２₀を起動する。起動されたＴＡＧインター
フェース２₀は、ＴＡＧ−ＲＡＭ制御線７₀とＴＡＧ−
ＲＡＭデータ線８₀によりＴＡＧ−ＲＡＭ３₀の索引並
びに更新を行い、索引結果はＴＡＧ−ＲＡＭ索引結果線
９₀によりメモリアクセス制御部１₀に通知される。

【００１１】ＴＡＧ−ＲＡＭ索引結果線９₀からの索引
結果がメモリアクセスを必要とする場合には、メモリア
クセス制御部１₀がメモリインターフェース起動要求線
１０ ₀〜１０_nによりメモリインターフェース４₀〜４
_nに対し起動をかけ、メモリインターフェース４₀〜４
_nはメモリ制御線１１₀〜１１_nを介してメモリ素子５
₀〜５_nに起動をかける。

【００１２】

【発明が解決しようとする課題】上記従来の情報処理装
置では、処理装置の数が増えるに従い、メモリアクセス
制御部１₀での競合が激しくなりメモリアクセスの性能
が低下する。本発明は、上記問題点の解決を図るもの
で、キャッシュメモリを有する複数の処理装置を具備す
る情報処理装置において、簡単な回路によりメモリアク
セスの性能を向上させることを目的とするものである。

【００１３】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。本発明においては、
第１のメモリを有する処理装置とシステムコントローラ
とがバスを介して接続され、前記システムコントローラ
が、前記各処理装置の第１のメモリのＴＡＧの写し及び
複数のｗａｙからなる第２のメモリへのアクセス制御部
を持つことにより、前記システムコントローラが前記各
処理装置のメモリアクセスの制御を行う情報処理装置に
おいて、メモリインターフェースを複数設けて前記第２
のメモリのインターリーブアクセスを可能とし、さら
に、前記ＴＡＧの写し及び前記メモリアクセス制御部を
前記メモリインターフェースの数と同数設けることによ
りＴＡＧのインターリーブアクセスを可能とする。

【００１４】このように、メモリ及びＴＡＧのインター
リーブアクセスを可能とすることにより、処理装置の数
が増えてもメモリアクセス制御部での競合が少なくな
り、メモリアクセスの性能を向上させることができる。
また、本発明においては、前記メモリアクセス制御部
は、入力されるｗａｙ構成情報に基づいて前記第２のメ
モリのインターリーブのｗａｙ数を可変とする手段を有
することができる。これにより、１つの情報処理装置に
おいて、実装するメモリ素子の数を任意に設定すること
ができる。

【００１５】このメモリのｗａｙ数を可変とするとき、
前記ＴＡＧのインターリーブのｗａｙ数は可変とするこ
とも、固定とすることも可能である。ＴＡＧのｗａｙ数
を固定とする時、前記メモリアクセス制御部は、前記第
２のメモリのインターリーブのウェイ数を縮退させた時
に、タグアクセスを起動する回路の縮退を行わない。

【００１６】

【発明の実施の形態】本発明の実施形態について図を用
いて説明する。なお、以下の説明においては、同一機能
を有するものには同一参照符号を付して、重複する説明
を省略する。（実施形態１）図４は、本発明の第１の実施形態のシス
テム構成図である。

【００１７】図４において、１はシステムコントロー
ラ、２_a〜２_mはキャッシュメモリを有する複数の処理
装置、３_a〜３_mは処理装置２_a〜２_mからのメモリア
クセス要求である。以下の説明においては、ｗａｙ₀〜
ｗａｙ_nはメモリのインターリーブのｗａｙを表す。図
４のシステムにおいては、ｗａｙ数はｎ＋１だけ設けら
れている。各ｗａｙ₀〜ｗａｙ_nに、メモリアクセス制
御部１₀〜１_n、ＴＡＧインターフェース２₀〜２_n、
ＴＡＧ−ＲＡＭ３₀〜３_n、メモリインターフェース４
₀〜４_n、メモリ素子５₀〜５_nが設けられる。

【００１８】各処理装置２_a〜２_mのＴＡＧと、ＴＡＧ
−ＲＡＭ３₀〜３_nとの関係を図５に示す。各処理装置
２_a〜２_mのＴＡＧ２５_a〜２５_mは、ｗａｙ数のｎと
同数のＡ〜Ｎとして分割され、それらの写しが、各ＴＡ
Ｇ−ＲＡＭ３₀〜３_nにインターリーブ配置される。図
４に戻り、システムコントローラ１と各処理装置２_a〜
２_mはバス５を介して接続され、メモリアクセス制御部
１₀〜１_nとＴＡＧインターフェース２₀〜２_nはＴＡ
Ｇインターフェース起動要求線６₀〜６_nとＴＡＧ−Ｒ
ＡＭ索引結果線９₀〜９_nにより接続され、ＴＡＧイン
ターフェース２₀〜２_nとＴＡＧ−ＲＡＭ３₀〜３_nは
ＴＡＧ−ＲＡＭ制御線７₀〜７_nとＴＡＧ−ＲＡＭデー
タ線８ ₀〜８_nにより接続されている。

【００１９】また、メモリアクセス制御部１₀〜１_nに
は、メモリインターフェース起動要求１０₀〜１０_nに
よりメモリインターフェース４₀〜４_nが接続される。
メモリインターフェース４₀〜４_nにはメモリ制御線１
１₀〜１１_nによりメモリ素子５₀〜５_nが接続され
る。なお、前記メモリアクセス要求３_a〜３_m，ＴＡＧ
インターフェース起動要求線６₀〜６_n，メモリインタ
ーフェース起動要求線１０₀〜１０_nを通る信号には、
アドレス、アクセス種別などの付加情報も含まれてい
る。

【００２０】図４に示した情報処理装置は、以下の手順
でメモリアクセスを制御する。各処理装置２_a〜２_mが
メモリアクセスをする時、最初に自分のＴＡＧ２５_a〜
２５_mを索引及び更新しに行き、自分のキャッシュメモ
リに所望のデータが記憶されていればそれにアクセスす
る。一方、自分のメモリ２４_a〜２４_mに所望のデータ
が記憶されていなければ、システムコントローラ１にメ
モリアクセスリクエストを出す。

【００２１】処理装置２_a〜２_mのメモリアクセスリク
エストは、バス５を使用しシステムコントローラ１に通
知され、システムコントローラ１内でメモリアクセス要
求３ _a〜３_mとしてメモリアクセス制御部１₀〜１_nに
伝わる。１つのメモリアクセス要求３_a〜３_mは、メモ
リアクセス制御部１₀〜１_nに設けたマスク回路によ
り、１つのメモリアクセス制御部１₀〜１_nに入力され
る。このマスク回路については後述する。

【００２２】各メモリアクセス制御部１₀〜１_nは、メ
モリアクセス要求３_a〜３_mが競合した場合には、アー
ビトレーションを行い、メモリアクセス要求を１つずつ
処理する。なお、このアービトレーションの手法は公知
のものであるので、ここでの詳細な説明は省略する。メ
モリアクセス制御部１₀〜１_nは、ＴＡＧインターフェ
ース起動要求線６₀〜６_nを通る要求によりＴＡＧイン
ターフェース２₀〜２_nを起動する。起動されたＴＡＧ
インターフェース２₀〜２_nは、ＴＡＧ−ＲＡＭ制御線
７₀〜７_nとＴＡＧ−ＲＡＭデータ線８₀〜８_nにより
ＴＡＧ−ＲＡＭ３₀〜３_nの索引並びに更新を行い、索
引結果はＴＡＧ−ＲＡＭ索引結果線９₀〜９_nを通して
メモリアクセス制御部１₀〜１_nに通知される。

【００２３】ＴＡＧ−ＲＡＭ索引結果線９₀〜９_nを通
る結果により他の処理装置２_a〜２ _mに所望のデータが
記憶されていないと判定された場合には、メモリアクセ
スが必要となる。この場合には、メモリアクセス制御部
１₀〜１_nがメモリインターフェース起動要求線１０₀
〜１０_nを通る結果によりメモリインターフェース４ ₀
〜４_nに対し起動をかけ、メモリインターフェース４₀
〜４_nはメモリ制御線１１₀〜１１_nを介してメモリ素
子５₀〜５_nに起動をかける。

【００２４】以上説明したように、メモリアクセス制御
部１₀〜１_n、ＴＡＧインターフェース２₀〜２_n、Ｔ
ＡＧ−ＲＡＭ３₀〜３_nをメモリｗａｙ毎に１つずつ持
つことにより、異なるｗａｙに対するメモリアクセス要
求３_a〜３_mは競合せずに処理されることになる。これ
は、メモリアクセス制御部１₀〜１_n内にマスク回路１
２ｎ_a〜１２_mを持つことにより可能になる。

【００２５】図６及び図７を用いて、マスク回路につい
て説明する。マスク回路は、各メモリアクセス制御部１
₀〜１_nにおいて、各メモリアクセス要求３_a〜３_mご
とに設けられる。メモリアクセス制御部１₀に設けられ
たマスク回路は、１２_0a〜１２_0mと表され、メモリアク
セス制御部１_nに設けられたマスク回路は、１２_na〜１
２_nmと表される。したがって、全てのマスク回路の参照
符号は１２_0a〜１２_nmと表される。

【００２６】図６に１つのメモリアクセス制御部１_nの
構成を示す。各処理装置２_a〜２_mからのメモリアクセ
ス要求３_a〜３_mは、マスク回路１２_0a〜１２_nmに入力
され、ここでマスクされなかった要求がメモリアクセス
要求１４_0a〜１４_nmとしてメモリアクセス制御回路１３
₀〜１３_nに入力される。図７に、マスク回路の具体的
構成を示す。ここでは、メモリｗａｙの数が４ｗａｙ、
ｗａｙを決定するメモリのアドレスはａ＜７：６＞であ
るとして説明する。各メモリアクセス制御部１₀〜１₄
における最後のマスク回路１２_0m〜１２_4mの構成を示す
こととする。したがって、各マスク回路１２_0m〜１２_4m
には最後のメモリアクセス要求３_mが入力される。

【００２７】図７において、（ａ）は、ｗａｙ₀用のマ
スク回路１２_0mの構成を示し、（ｂ）は、ｗａｙ₁用の
マスク回路１２_1mの構成を示し、（ｃ）は、ｗａｙ₂用
のマスク回路１２_2mの構成を示し、（ｄ）は、ｗａｙ₃
用のマスク回路１２_3mの構成を示す。各マスク回路１２
_0m〜１２_4mにおいてメモリアドレスａ＜７：６＞を用い
たゲートが設けられる。

【００２８】ここで、図４のｗａｙ_mの処理装置２_mか
らａ＜７：６＞＝１０のメモリに対してアクセスリクエ
ストがあったとする。このアクセスリクエストはメモリ
アクセス要求３_mにより全てのメモリアクセス制御部１
₀〜１₃に通知される。すると、メモリアクセス制御部
１₀，１₁，１₃に入ったアクセス要求３_mはそれぞれ
マスク回路１２₀，１２₁，１２₃によりマスクされて
しまう。その結果として、マスク回路１２₂からのみメ
モリアクセス要求１４_2mが出力され、メモリアクセス制
御部１₂のみが起動されることとなる。

【００２９】以上説明した動作について、更に、図８の
図を用いて説明する。メモリアクセス制御部１₀〜１_n
では、マスク回路１２_0a〜１２_nmにおいて、アクセス要
求がマスクされるべきか否かを判定し（ステップＳ
１）、アクセスすべきｗａｙにない要求についてはマス
クする（ステップＳ２）。メモリアクセス制御回路１３
₀〜１３_nでは、アクセス要求が複数ある場合にアービ
トレーションを行う。ステップＳ２でマスクされなかっ
た要求は、メモリアクセス制御回路１３₀〜１３_nで、
他の要求とのアービトレーションが成功したか否かが判
定され（ステップＳ３）、各要求は、アービトレーショ
ンが成功すると、ＴＡＧインターフェースに対して起動
要求を生成する（ステップＳ４）。

【００３０】ＴＡＧインターフェース２₀〜２_nでは、
ＴＡＧの索引及び更新を行い（ステップＳ５）、索引結
果を送信する（ステップＳ６）。メモリアクセス制御回
路１３₀〜１３_nでは、ＴＡＧ索引の終了を待ち（ステ
ップＳ７）、終了するとメモリアクセスが必要であるか
否かを判定し（ステップＳ８）、必要な場合はメモリイ
ンターフェースに対する起動要求を生成し、それを送信
する（ステップＳ９）。メモリインターフェース４₀〜
４_nでは、メモリ素子５₀〜５_nを起動する（ステップ
Ｓ１０）。また、ステップＳ８でメモリアクセスが不必
要と判定されたときは、他のシーケンサを起動する（ス
テップＳ１１）。

【００３１】（実施形態２）上述の実施形態１では、１
つのシステムコントローラではメモリのｗａｙ数は固定
であり、１つの装置には設定された数のメモリしか接続
できない。これに対し、本実施形態２では、同一のシス
テムコントローラで、メモリのｗａｙ数を縮退させたモ
デルを提供可能とするものである。

【００３２】図９は、本発明の第２の実施形態のシステ
ム構成を示し、図１０はメモリアクセス制御部の構成を
示し、図１１はマスク回路の構成を示す。図９〜１１
は、それぞれ上述の実施形態１における各図と同様の回
路構成を有している。すなわち、図９は図４に、図１０
は図６に、図１１は図７に対応する。したがって、以下
の説明では本実施形態２に特有の部分を中心に説明し、
重複する説明は簡単説明にとどめる。

【００３３】図９のシステム構成が、上述の実施形態１
の図４と異なる点は、各メモリアクセス制御部１₀〜１
_nに、メモリアクセス要求３_a〜３_mに加えて、ｗａｙ
構成情報４が入力される点である。その他の構成は図４
と同様であるので、ここでの重複する説明は省略する。
ｗａｙ構成情報４は、メモリｗａｙ数を設定するもの
で、その出力元は、レジスタ出力値であっても、外部ピ
ン接点値であっても良い。

【００３４】図１０のメモリアクセス制御部１₀〜１_n
が上述の実施形態１の図６と異なる点も、各マスク回路
１２_0a〜１２_nmに、各メモリアクセス要求３_a〜３_mに
加えて、ｗａｙ構成情報４が入力される点である。その
他の構成は図４と同様であるので、ここでの重複する説
明は省略する。図１１は、マスク回路の具体例を示す。
ここでも、メモリｗａｙの数が４ｗａｙで、ｗａｙを決
定するメモリのアドレスはａ＜７：６＞であるとして説
明する。あるメモリアクセス要求３_mは、各メモリアク
セス制御部１₀〜１₄における最後のマスク回路１２_0m
〜１２_4mに入力される。

【００３５】図１１において、（ａ）は、ｗａｙ₀用の
マスク回路１２_0mの構成を示し、（ｂ）は、ｗａｙ₁用
のマスク回路１２_1mの構成を示し、（ｃ）は、ｗａｙ₂
用のマスク回路１２_2mの構成を示し、（ｄ）は、ｗａｙ
₃用のマスク回路１２_3mの構成を示す。各マスク回路１
２_0m〜１２_4mにゲートが設けられる。ゲートのマスク条
件として、ａ＜７：６＞とｗａｙ構成情報４のアンドが
使用されることにより、ｗａｙ数の縮退が可能となる。
なお、ｗａｙ構成情報４の例を図１２に示す。

【００３６】図１１（ａ）において、メモリアクセス要
求３_mに対するゲートとして、ｗａｙ構成情報００とメ
モリのアドレスａ＜７，６＞＝ｘｘ（ｘは任意の数）の
アンドと、ｗａｙ構成情報０１とメモリのアドレスａ＝
ｘ０のアンドと、ｗａｙ構成情報１０とメモリのアドレ
スａ＝００のアンドとがオアでかけられる。このアンド
ゲートを通過した信号はメモリアクセス要求１４_0mとし
てメモリアクセス制御部１₀に出力される。

【００３７】（ｂ）において、メモリアクセス要求３_m
に対するゲートとして、ｗａｙ構成情報０１とメモリの
アドレスａ＝ｘ０のアンドと、ｗａｙ構成情報１０とメ
モリのアドレスａ＝０１のアンドとがオアでかけられ
る。このゲートを通過した信号はメモリアクセス要求１
４_1mとしてメモリアクセス制御部１₁に出力される。
（ｃ）において、メモリアクセス要求３_mに対するゲー
トとして、ｗａｙ構成情報１０とメモリのアドレスａ＝
１０のアンドがかけられる。このゲートを通過した信号
はメモリアクセス要求１４_2mとしてメモリアクセス制御
部１₂に出力される。（ｄ）において、メモリアクセス
要求３_mに対するゲートとして、ｗａｙ構成情報１０と
メモリのアドレスａ＝１１のアンドがかけられる。この
ゲートを通過した信号はメモリアクセス要求１４_3mとし
てメモリアクセス制御部１₃に出力される。

【００３８】したがって、１ｗａｙ（ｗａｙ＝＜１：０
＞＝００）設定時は、マスク回路は、（ａ）のｗａｙ₀
用のマスク回路１２_0mのみがマスク条件が解除する。２
ｗａｙ（ｗａｙ＝＜１：０＞＝０１）設定時は、マスク
回路は（ａ）のｗａｙ₀用のマスク回路１２_0m及び
（ｂ）のｗａｙ₁用のマスク回路１２_1mのマスク条件が
解除可能となる。４ｗａｙ（ｗａｙ＝＜１：０＞＝１
０）設定時は、（ａ）〜（ｄ）の全てのマスク条件が解
除可能となる。

【００３９】したがって、１ｗａｙ設定時は、メモリア
クセス要求１４_0mにより第１のメモリアクセス制御部１
₀のみが動作可能となる。２ｗａｙ設定時は、第１及び
第２のメモリアクセス制御部１₀及び１₁が動作可能と
なる。４ｗａｙ設定時は、全てのメモリアクセス制御部
１₀〜１_nが動作可能となり、上述の実施形態１と同様
の動作になる。

【００４０】ここで、メモリのｗａｙ数が１／２，１／
４と縮退した時、ＴＡＧのｗａｙ数も１／２，１／４と
縮退するが、処理装置２_a〜２_mのキャッシュメモリの
サイズが減った訳ではないので、ＴＡＧ−ＲＡＭの載せ
替えが必要となる。図１３にＴＡＧ−ＲＡＭの載せ替え
の状態を示す。図１３において、（ａ）は１ｗａｙ構成
時の状態を示す。この構成では、ｗａｙ₀に１つのＴＡ
Ｇ−ＲＡＭ３₀が実装され、ここに図９に示した全ての
ＴＡＧ−ＲＡＭ３₀〜３₃が記憶される。（ｂ）は２ｗ
ａｙ構成を示す。この構成では、ｗａｙ₀とｗａｙ₁に
ＴＡＧ−ＲＡＭ３₀とＴＡＧ−ＲＡＭ３₁が実装され
る。そして、ＴＡＧ−ＲＡＭ３₀に図９に示したＴＡＧ
−ＲＡＭ３₀及び３₂の内容が記憶され、ＴＡＧ−ＲＡ
Ｍ３₁にＴＡＧ−ＲＡＭ３₁及び３₃の内容が記憶され
る。（ｃ）の４ｗａｙ構成時は、各ｗａｙ₀〜ｗａｙ₃
にＴＡＧ−ＲＡＭ３ ₀〜３₃が設けられ、上述の実施形
態１と同じ構成とする。

【００４１】以上説明した実施形態２の動作は、実際に
動作をするメモリアクセス制御部とＴＡＧ−ＲＡＭとメ
モリ素子の数が異なるだけで、実施形態１における動作
とほぼ同様であるので、ここでの重複する説明は省略す
る。（実施形態３）上述の実施形態２では、メモリのｗａｙ
数の縮退に伴ってＴＡＧのｗａｙ数も縮退する。したが
って、ＴＡＧ−ＲＡＭをメモリの縮退に合わせて、図１
３に示したように、載せ替えなければならない。これに
対し、本実施形態３は、メモリのｗａｙ数の縮退時でも
ＴＡＧの載せ替えを不要とするものである。これを図示
すると、図１４に示すようになる。つまり、メモリ素子
５₀〜５_nのｗａｙ数を（ａ）の１ｗａｙ、（ｂ）の２
ｗａｙ、（ｃ）の４ｗａｙに変更した場合でも、ＴＡＧ
−ＲＡＭ３₀〜３_nの載せ替えを必要としない。

【００４２】なお、本実施形態４の説明では、ｗａｙ数
を４として説明するが、最大ｗａｙ数は４に限らず、２
のｎ乗であれば良い。ＴＡＧ−ＲＡＭの構成による縮退
のサポートも２のｎ乗であれば良く、また、全ての縮退
をサポートする必要はない。図１５はシステムコントロ
ーラの構成を示す。図１５のシステムコントローラにお
いては、上述の実施形態２の図９と同様に、メモリアク
セス要求３_a〜３_mと共にｗａｙ構成情報４が、メモリ
アクセス制御部１₀〜１₃に入力される。また、各メモ
リアクセス制御部１₀〜１₃からのＴＡＧインターフェ
ース起動要求６₀〜６₃も上述の実施形態２の図９と同
様に出力される。ただし、図１５では、メモリアクセス
制御部１₀〜１₃とＴＡＧインターフェース２₀〜２₃
との間に起動要求のマージ回路１５₁〜１５₃と索引結
果のマージ回路１６₀，１６₁が挿入される。

【００４３】図１６，図１７にメモリアクセス制御部１
₀〜１₃の構成を示す。メモリアクセス制御部１₀〜１
₃の各マスク回路１２_0a〜１２_3mに、メモリアクセス要
求３ _a〜３_mと共にｗａｙ構成情報４が入力される。こ
の各マスク回路１２_0a〜１２ _3mの構成は上述の実施形態
２の図１１に示したものが使用される。したがって、メ
モリアクセス制御部１₀〜１₃は、ｗａｙ構成情報４に
より設定されたｗａｙ数に対応したものが動作可能とな
る。

【００４４】縮退されたメモリアクセス制御部１₀〜１
₃により固定数のＴＡＧ−ＲＡＭ３ ₀〜３₃を起動する
ために、宛て先決定回路１９₀，１９₁が設けられる。
ｗａｙ数１〜４のいずれの場合にも動作可能となるメモ
リアクセス制御部１₀には、４つ全てのＴＡＧインター
フェースに対する起動要求線６₀〜６₃を通る要求を決
定する宛て先決定回路１９₀が設けられる。ｗａｙ数２
又は４のときに動作可能となるメモリアクセス制御部１
₁には、２つのＴＡＧインターフェース起動要求線
６₁，６₃を通る要求を決定する宛て先決定回路１９₁
が設けられる。ｗａｙ数４のときにのみ動作可能となる
メモリアクセス制御部１₂，１₃には、宛て先決定回路
は設けらず、対応するＴＡＧインターフェース起動要求
線６₂又は６₃を通して要求が出力される。

【００４５】図１８に宛て先決定回路の構成を示す。
（ａ）は、ｗａｙ数１〜４のときに動作可能となるメモ
リアクセス制御部１₀の宛て先決定回路１９₀の詳細を
示す。この宛て先決定回路１９₀で起動するＴＡＧのｗ
ａｙは、メモリアドレスａ＜７：６＞によって決まる。
例えば、ａ＜７：６＞＝１０に対するアクセス要求に
は、ＴＡＧインターフェース起動要求線６₂を通る要求
が起動される。

【００４６】図１８（ｂ）にｗａｙ数２又は４のときに
動作可能となるメモリアクセス制御部１₁の宛て先決定
回路１９₁の詳細を示す。この宛て先決定回路１９₁は
ａ＜７：６＞によってゲートがかけられて、起動するＴ
ＡＧインターフェースが決まる。例えば、ａ＜７：６＞
＝１１に対するアクセス要求には、ＴＡＧインターフェ
ース起動要求６₃が起動される。

【００４７】図１５中のマージ回路１５₁〜１５₃につ
いて説明する。ｗａｙ₀のＴＡＧインターフェース２₀
に対しては、マージ回路を介することなく、１つのメモ
リアクセス制御部１₀のみから起動要求線６₀を通して
要求が供給される。ｗａｙ₁のＴＡＧインターフェース
２₁に対しては、２つのメモリアクセス制御部１₀及び
１₁から出力される起動要求線６₁を通る要求が、マー
ジ回路１５₁によりマージされ、マージ済みの起動要求
１７₁として出力される。

【００４８】ｗａｙ₂のＴＡＧインターフェース２₂に
対しては、２つのメモリアクセス制御部１₀，１₂から
出力される起動要求線６₂を通る要求が、マージ回路１
５₂によりマージされて、マージ済みの起動要求１７₂
として出力される。ｗａｙ₃のＴＡＧインターフェース
２₃に対しては、３つのメモリアクセス制御部１₀，１
₁，１₃から出力される起動要求線６₃を通る要求が、
マージ回路１５₃によりマージされ、マージ済みの起動
要求１７₃として出力される。また各マージ回路１５₁
〜１５₃には、ｗａｙ構成情報４が入力される。

【００４９】図１９に起動要求のマージ回路１５₁〜１
５₃の構成を示す。（ａ）は、ｗａｙ₁のマージ回路１
５₁の構成を示す。メモリアクセス制御回路１₀から出
力された起動要求線６₁を通る要求はｗａｙ構成情報４
（ｗａｙ＜１：０＞＝００）のゲートがかけられてオア
ゲートにより起動要求１７₁として出力される。ｗａｙ
₁のメモリアクセス制御回路１₁から出力された起動要
求線６₁を通る要求はオアゲートにより直接起動要求１
７₁として出力される。

【００５０】（ｂ）は、ｗａｙ₂のマージ回路１５₂の
構成を示す。メモリアクセス制御回路１₀から出力され
た起動要求線６₂を通る要求はｗａｙ構成情報４（ｗａ
ｙ＜１：０＞＝０ｘ）のゲートがかけられてオアゲート
により起動要求１７₂として出力される。ｗａｙ₂のメ
モリアクセス制御回路１₂から出力された起動要求線６
₂を通る要求はオアゲートにより直接起動要求１７₂と
して出力され、（ｃ）は、ｗａｙ₃のマージ回路１５₃
の構成を示す。メモリアクセス制御回路１₀から出力さ
れた起動要求線６₃を通る要求はｗａｙ構成情報４（ｗ
ａｙ＜１：０＞＝００）のゲートがかけられてオアゲー
トにより起動要求１７₃として出力される。ｗａｙ₁の
メモリアクセス制御回路１₁から出力された起動要求線
６₃を通る要求はｗａｙ構成情報４（ｗａｙ＜１：０＞
＝０１）のゲートがかけられてオアゲートにより起動要
求１７₃として出力される。ｗａｙ₃のメモリアクセス
制御回路１₃から出力された起動要求６₃はオアゲート
により直接起動要求１７₂として出力される。

【００５１】図１５中の索引結果のマージ回路１６₀，
１６₁について説明する。ｗａｙ₀のマージ回路１６₀
では、全てのＴＡＧインターフェース２₀〜２₃からの
索引結果９₀〜９₃とｗａｙ構成情報４が入力され、マ
ージ済み索引結果１８₀が出力される。ｗａｙ₁のマー
ジ回路１６₁では、ｗａｙ₁及びｗａｙ₃のＴＡＧイン
ターフェース２₁及び２₃からの索引結果線９₁及び９
₃を通る結果とｗａｙ構成情報４が入力され、マージ済
み索引結果１８₁が出力される。ｗａｙ₂及びｗａｙ₃
については、ＴＡＧインターフェース２₂又は２₃から
の索引結果線９ ₂又は９₃を通る結果が直接メモリアク
セス制御部１₂又は１₃に入力される。

【００５２】図２０に、索引結果のマージ回路１６₀，
１６₁の構成を示す。（ａ）は、ｗａｙ₀のマージ回路
１６₀の構成を示す。ＴＡＧインターフェース２₀から
出力された索引結果線９₀を通る結果はオアゲートによ
り直接索引結果１８₀として出力される。ＴＡＧインタ
ーフェース２₁から出力された索引結果線９₁を通る結
果は、ｗａｙ構成情報４（ｗａｙ＜１：０＞＝００）の
ゲートがかけられてオアゲートにより索引結果１８₀と
して出力される。ＴＡＧインターフェース２₂から出力
された索引結果線９₂を通る結果は、ｗａｙ構成情報４
（ｗａｙ＜１：０＞＝０ｘ）のゲートがかけられてオア
ゲートにより索引結果１８₀として出力される。ＴＡＧ
インターフェース２₃から出力された索引結果線９₃を
通る結果は、ｗａｙ構成情報４（ｗａｙ＜１：０＞＝０
０）のゲートがかけられてオアゲートにより索引結果１
８₀として出力される。

【００５３】（ｂ）は、ｗａｙ₁のマージ回路１６₁の
構成を示す。ＴＡＧインターフェース２₁から出力され
た索引結果９₁線を通る結果はオアゲートにより直接索
引結果１８₁として出力される。ＴＡＧインターフェー
ス２₃から出力された索引結果９₃線を通る結果は、ｗ
ａｙ構成情報４（ｗａｙ＜１：０＞＝０ｘ）のゲートが
かけられてオアゲートにより索引結果１８₁として出力
される。

【００５４】図２１を用いて、以上説明した実施形態３
の動作について説明する。この図２１のフローチャート
は、上述の実施形態１における図８とほぼ同様なので、
ここでは図８と異なる点についてのみ説明する。ステッ
プＳ４でＴＡＧインターフェースの起動要求が出される
と、ステップＳ２１において、宛て先決定回路１９_nで
宛て先を決定し、ＴＡＧインターフェースの起動要求が
出力される。この要求は直接又はマージ回路を経てＴＡ
Ｇインターフェース２_nへ伝達される。ＴＡＧインター
フェース２_nから出力される牽引結果は、直接又はマー
ジ回路を経てメモリアクセス制御部１_nへ伝達される。

【００５５】この結果、本実施形態３では、メモリアク
セス制御部の起動条件は、図２２に示すとおりとなる。
図２２の（ａ）は１ｗａｙ設定時の、（ｂ）は２ｗａｙ
設定時の、（ｃ）は４ｗａｙ設定時の起動条件を示す。
各図において、○印はメモリアクセス制御部が起動し、
×は起動しないことを表す。

【００５６】図２２の見方は以下のとおりである。
（ａ）の１ｗａｙ設定時には、メモリアドレスａ＜７：
６＞＝００〜１１のいずれの場合も、ｗａｙ₀のメモリ
アクセス制御部１₀のみが起動する。このメモリアクセ
ス制御部１₀は、全てのＴＡＧ−ＲＡＭ３₀〜３₃と、
ｗａｙ₀のメモリ４₀を起動する。（ｂ）の２ｗａｙ設
定時には、ａ＝００と１０の時、ｗａｙ₀のメモリアク
セス制御部１₀が起動し、メモリアクセス制御部１
₀は、ｗａｙ₀とｗａｙ₂のＴＡＧ−ＲＡＭ３₀，３₂
とｗａｙ₀のメモリ４₀を起動する。ａ＝０１と１１の
時は、ｗａｙ₁のメモリアクセス制御部１₁が起動し、
メモリアクセス制御部１ ₁は、ｗａｙ₁とｗａｙ₃のＴ
ＡＧ−ＲＡＭ３₁，３₃とｗａｙ₁のメモリ４₁を起動
する。

【００５７】（ｃ）の４ｗａｙ設定時には、ａ＝００の
時、ｗａｙ₀のメモリアクセス制御部１₀が起動し、Ｔ
ＡＧ−ＲＡＭ３₀とメモリ４₀を起動する。ａ＝０１の
時、ｗａｙ₁のメモリアクセス制御部１₁が起動し、Ｔ
ＡＧ−ＲＡＭ３₁とメモリ４ ₁を起動する。ａ＝１０の
時、ｗａｙ₂のメモリアクセス制御部１₂が起動し、Ｔ
ＡＧ−ＲＡＭ３₂とメモリ４₂を起動する。ａ＝１１の
時、ｗａｙ₃のメモリアクセス制御部１₃が起動し、Ｔ
ＡＧ−ＲＡＭ３₃とメモリ４₃を起動する。

【００５８】（実施形態４）上述の実施形態３に示すメ
モリのｗａｙ数を変更する装置において、メモリアクセ
ス制御部１₀〜１_nとＴＡＧインターフェース２₀〜２
_nとの間の接続信号線の本数を大幅に低減する例を実施
形態４として説明する。なお、本実施形態４において
も、ｗａｙ数を４として説明する。図２３は、システム
コントローラの構成を示す。このシステムコントローラ
の概略について説明すると、上述の実施形態３の図１５
と同様に、メモリアクセス要求３_a〜３_mと共にｗａｙ
構成情報４がメモリアクセス制御部１₀〜１₃に入力さ
れる。また、各メモリアクセス制御部１₀〜１₃からの
ＴＡＧインターフェース起動要求線６₀〜６₃を通る要
求は、直接ＴＡＧインターフェース２₀〜２ _nへ出力さ
れる。

【００５９】ＴＡＧインターフェース２₀〜２_nからの
索引結果線９₀〜９_nを通る結果は、上述の実施形態３
の図１５と同様に、マージ回路１６₀，１６₁を介して
又は直接にメモリインターフェース４₀〜４₃へ入力さ
れる。このメモリインターフェース４₀〜４_nへは更
に、メモリアクセス制御部１₀〜１₃からメモリインタ
ーフェース起動要求線１０₀〜１０_nを通して要求が出
力される。

【００６０】メモリアクセス制御部１₀〜１₃の構成を
図２４と図２５に示す。ｗａｙ₀のメモリアクセス制御
部１₀には、メモリアクセス要求マスク回路１２_0a〜１
２_nmと、ＴＡＧインターフェース起動要求マスク回路２
１₀と、メモリインターフェース起動要求マスク回路２
２₀が設けられる。各メモリアクセス要求マスク回路１
２₀〜１２_nには、各処理装置２_a〜２_mからのメモリ
アクセス要求３_a〜３ _mと、ｗａｙ構成情報４が入力さ
れる。他のｗａｙ₁〜ｗａｙ₃のメモリアクセス制御部
１₁〜１₃も同様に構成される。

【００６１】図２６に、各メモリアクセス制御部１₀〜
１₃における最後のメモリアクセス要求マスク回路１２
_0m〜１２_3mの構成を示す。したがって、各マスク回路１
２_0m〜１２_3mには、最後のメモリアクセス要求３_mが入
力される。図２６において、（ａ）はｗａｙ₀用のマス
ク回路１２_0mを示す。メモリアクセス要求３_mに対する
ゲートとして、ｗａｙ構成情報００とメモリのアドレス
ａ＜７：６＞＝ｘｘ（ｘは任意の数）のアンドと、ｗａ
ｙ構成情報０１とメモリのアドレスａ＝ｘ０のアンド
と、ｗａｙ構成情報１０とメモリのアドレスａ＝００の
アンドとがオアでかけられる。このゲートを通過した信
号はメモリアクセス要求１４_0mとしてメモリアクセス制
御部１₀に出力される。

【００６２】（ｂ）〜（ｄ）は、それぞれ、ｗａｙ₁〜
ｗａｙ₃用のマスク回路１２_1m〜１２_3mを示し、それぞ
れ（ａ）とほぼ同様に構成される。図２７に、ＴＡＧイ
ンターフェース起動要求マスク回路の構成を示す。
（ａ）〜（ｄ）は、ｗａｙ₀〜ｗａｙ₃用のマスク回路
２１₀〜２１₃を示す。メモリアクセス制御部１₀〜１
₃からのＴＡＧインターフェース起動要求２０₀〜２０
₃は、それぞれメモリのアドレスａ＜７：６＞＝００〜
１１のゲートがかけられて、ＴＡＧインターフェース起
動要求線６₀〜６₃を通る要求として出力される。

【００６３】図２３におけるマージ回路１６₀と１６₁
の構成は、上述の実施形態３の図２０に示すとおりであ
る。ＴＡＧインターフェース２₀〜２₃からの索引結果
線９ ₀〜９₃を通る結果は、マージ回路１６₀，１６₁
を通して結果１８₁，１８₂として、又は直接の要求と
してメモリインターフェース４₀〜４₃に入力される。
メモリインターフェース４₀〜４₃には、索引結果の他
に、メモリアクセス制御部１₀〜１₃からメモリインタ
ーフェース起動要求線１０₀〜１０₃を通して要求が入
力される。

【００６４】図２８に、メモリアクセス制御部１₀〜１
₃におけるメモリインターフェース起動要求マスク回路
の構成を示す。（ａ）のｗａｙ₀のマスク回路２２
₀は、メモリアクセス制御回路１３₀からのメモリイン
ターフェース起動要求２３₀が入力され、この起動要求
２３₀に対するゲートは、ｗａｙ構成情報００とメモリ
のアドレスａ＜７：６＞＝ｘｘのアンドと、ｗａｙ構成
情報０１とメモリのアドレスａ＝ｘ０のアンドと、ｗａ
ｙ構成情報１０とメモリのアドレスａ＝００のアンドと
がオアでかけられる。このゲートを通過した信号はメモ
リインターフェース起動要求線１０₀を通る要求として
メモリインターフェース２₀に出力される。

【００６５】（ｂ）のｗａｙ₁のマスク回路２２₁は、
メモリアクセス制御回路１３₁からのメモリインターフ
ェース起動要求２３₁が入力され、この起動要求２３₁
に対するゲートは、ｗａｙ構成情報０１とメモリのアド
レスａ＝ｘ１のアンドと、ｗａｙ構成情報１０とメモリ
のアドレスａ＝０１のアンドとがオアでかけられる。こ
のアンドゲートを通過した信号はメモリインターフェー
ス起動要求線１０₁を通る要求としてメモリインターフ
ェース２₁に出力される。

【００６６】（ｃ）のｗａｙ₂のマスク回路２２₂は、
メモリアクセス制御回路１３₂からのメモリインターフ
ェース起動要求２３₂が入力され、ｗａｙ構成情報１０
とメモリのアドレスａ＝１０のアンドゲートがかけられ
る。このゲートを通過した信号はメモリインターフェー
ス起動要求線１０₂を通る要求としてメモリインターフ
ェース２₂に出力される。

【００６７】（ｄ）のｗａｙ₃のマスク回路２２₃は、
メモリアクセス制御回路１３₃からのメモリインターフ
ェース起動要求２３₃が入力され、ｗａｙ構成情報１０
とメモリのアドレスａ＝１１のアンドゲートがかけられ
る。このゲートを通過した信号はメモリインターフェー
ス起動要求線１０₃を通る要求としてメモリインターフ
ェース２₃に出力される。

【００６８】この結果、本実施形態４では、メモリアク
セス制御部の起動条件は、図２９に示すとおりとなる。
（ａ）は１ｗａｙ設定時の、（ｂ）は２ｗａｙ設定時
の、（ｃ）は４ｗａｙ設定時の起動条件を示す。各図に
おいて、○印はメモリアクセス制御部が起動し、×は起
動しないことを表す。図２９の見方は以下のとおりであ
る。（ａ）の１ｗａｙ設定時には、メモリアクセス制御
部１₀〜１₃は全て起動し、ｗａｙ₀のメモリインター
フェース４₀はｗａｙ₀のメモリアクセス制御部１₀に
より起動する。また、ＴＡＧインターフェース２₀〜２
₃については、ａ＝００の時、ｗａｙ₀のメモリアクセ
ス制御部１₀によりｗａｙ₀のＴＡＧインターフェース
２₀が起動し、ａ＝０１の時、ｗａｙ₁のメモリアクセ
ス制御部１₁によりｗａｙ₁のＴＡＧインターフェース
２₁が起動し、ａ＝１０の時、ｗａｙ₂のメモリアクセ
ス制御部１₂によりｗａｙ₂のＴＡＧインターフェース
２₂が起動し、ａ＝１１の時、ｗａｙ₃のメモリアクセ
ス制御部１₃によりｗａｙ₃のＴＡＧインターフェース
２₃が起動する。

【００６９】（ｂ）の２ｗａｙ設定時には、ａ＝００と
１０の時、ｗａｙ₀とｗａｙ₂のメモリアクセス制御部
１₀及び１₂が起動し、ａ＝０１と１１の時、ｗａｙ₁
とｗａｙ₃のメモリアクセス制御部１₁及び１₃が起動
する。ａ＝００の時、ｗａｙ₀のメモリアクセス制御部
１₀は、ｗａｙ₀のＴＡＧインターフェース２₀とｗａ
ｙ₀のメモリインターフェース４₀を起動する。ａ＝０
１の時、ｗａｙ₁のメモリアクセス制御部１₁は、ｗａ
ｙ₁のＴＡＧインターフェース２₁とｗａｙ₁のメモリ
インターフェース４₁を起動する。ａ＝１０の時、ｗａ
ｙ₀のメモリアクセス制御部１₀がｗａｙ₀のメモリイ
ンターフェース４₀を起動し、ｗａｙ₂のメモリアクセ
ス制御部１₂が、ｗａｙ₂のＴＡＧインターフェース２
₂を起動する。ａ＝１１の時、ｗａｙ₁のメモリアクセ
ス制御部１₁がｗａｙ₁のメモリインターフェース４₁
を起動し、ｗａｙ₃のメモリアクセス制御部１₃が、ｗ
ａｙ₃のＴＡＧインターフェース３₃を起動する。

【００７０】（ｃ）の４ｗａｙ設定時には、ａ＝００の
時、ｗａｙ₀のメモリアクセス制御部１₀が起動し、Ｔ
ＡＧインターフェース２₀とメモリインターフェース４
₀を起動する。ａ＝０１の時、ｗａｙ₁のメモリアクセ
ス制御部１₁が起動し、ＴＡＧインターフェース２₁と
メモリインターフェース４₁を起動する。ａ＝１０の
時、ｗａｙ₂のメモリアクセス制御部１₂が起動し、Ｔ
ＡＧインターフェース２ ₂とメモリインターフェース４
₂を起動する。ａ＝１１の時、ｗａｙ₃のメモリアクセ
ス制御部１₃が起動し、ＴＡＧインターフェース２₃と
メモリインターフェース４₃を起動する。

【００７１】図３０と図３１を用いて、以上説明した実
施形態４の動作について説明する。ステップＳ１〜４は
前述の実施形態１の図８及び実施形態３の図２１と同様
である。メモリアクセス制御回路１３₀〜１３_nでＴＡ
Ｇインターフェース起動要求が生成されると、ＴＡＧイ
ンターフェースマスク回路２１₀〜２１_nでは、要求が
マスクされるべきか否かが判定され（ステップＳ３
１）、アクセスすべき要求についてはマスクをし（ステ
ップＳ３２）、マスクすべきでない要求についてはＴＡ
Ｇインターフェース起動要求２０₀〜２０_nが出力され
る（ステップＳ３３）。

【００７２】また、メモリインターフェース起動要求
（ステップＳ３４）が出力されメモリインターフェース
マスク回路２３₀〜２３_nでは、要求がマスクされるべ
きか否かが判定され（ステップＳ３５）、アクセスすべ
き要求についてはマスクをし（ステップＳ３６）、マス
クすべきでない要求はメモリインターフェース起動要求
１０₀〜１０_nが出力される（ステップＳ３７）。

【００７３】ＴＡＧインターフェース２₀〜２_nでは、
ＴＡＧの索引及び更新が行われ（ステップＳ３８）、Ｔ
ＡＧ索引結果９₀〜９_nが出力される（ステップＳ３
９）。このＴＡＧ索引結果９₀〜９_nとメモリインター
フェース起動要求線１０₀〜１０_nを通る要求が、メモ
リインターフェース４₀〜４_nに入力され、ＴＡＧの索
引の終了を待ち（ステップＳ８）、終了すると、メモリ
アクセスが必要であるか否かが判定され（ステップＳ
８）、必要な場合はメモリインターフェース２₀〜２_n
を起動し（ステップＳ１０）、不必要と判定された時
は、他のシーケンサを起動する（ステップＳ１１）。

【００７４】（メモリ素子、キャッシュメモリ、ＴＡＧ
及びＴＡＧ−ＲＡＭの具体例）以上説明した各実施形態
における、メモリ素子、キャッシュメモリ、ＴＡＧ及び
ＴＡＧ−ＲＡＭの記憶内容の具体例を説明する。なお、
ここでもｗａｙ数は４として説明する。図３２は、メモ
リ素子５₀〜５_nの記憶内容の具体例を示し、１ｗａ
ｙ、２ｗａｙ、４ｗａｙのときのメモリアドレスと記憶
内容の関係を示す。まず、各メモリ素子５₀〜５₃の記
憶容量が同一であれば、ｗａｙ数の増大により記憶容量
が増大することが示されている。次に、１ｗａｙの場合
は、ｗａｙ₀のメモリ素子４₀に全ての記憶内容が記憶
され、２ｗａｙの場合は、ｗａｙ₀及びｗａｙ₁のメモ
リ素子５₀，５₁に、記憶内容がインターリーブ配置さ
れることが示され、４ｗａｙの場合は、ｗａｙ₀〜ｗａ
ｙ₃のメモリ素子５₀〜５₃に記憶内容がインターリー
ブ配置されることが示されている。

【００７５】図３３は、ｗａｙ数が異なるときのメモリ
素子とメモリアドレスとの関係を示す。図においてｘは
任意の数で、（ａ）の４ｗａｙの場合は、メモリアドレ
スａ＜７，６＞によりｗａｙが指定されることが示さ
れ、（ｂ）の２ｗａｙの場合は、メモリアドレスａ＜６
＞によりｗａｙが指定されることが示され、（ｃ）の１
ｗａｙの場合は、メモリアドレスに関係なくｗａｙ₀が
指定されることが示されている。

【００７６】図３４及び図３５は、処理装置２_a〜２_m
におけるキャッシュメモリとＴＡＧとＴＡＧ−ＲＡＭと
の関係を示している。図３４は、処理装置２_a〜２_mに
おけるキャッシュメモリ（ＣＡＣＨＥ）とＴＡＧとの対
応関係を示している。図３５は、実施形態３の場合のＴ
ＡＧ−ＲＡＭの記憶内容の配置を示し、（ａ）は４ｗａ
ｙの場合、（ｂ）は２ｗａｙの場合、（ｃ）は１ｗａｙ
の場合を示す。また、図３４のＴＡＧにおける記憶内容
（０_a〜６３_a，０_b〜６３_b……０_n〜６３ _n）は、
ｗａｙ数が異なるとき、ＴＡＧ−ＲＡＭに図３５に示す
ように記憶される。

【００７７】

【発明の効果】以上説明したように、本発明によれば、
ｗａｙ構成時のメモリアクセスの性能を上げることが可
能となり、情報処理装置の高速化に寄与するところが大
きい。また、簡単な回路の追加によりモジュールの共通
化及びモジュール間の信号線の減少が図れ論理／物理設
計期間の短縮及び回路の高集積化に寄与するところが大
きい。

【図面の簡単な説明】

【図１】従来の情報処理装置の基本構成を示す図。

【図２】図１の情報処理装置のシステムコントローラの
第１の構成例を示す図。

【図３】図１の情報処理装置のシステムコントローラの
第２の構成例を示す図。

【図４】本発明の実施形態１におけるシステム構成を示
す図。

【図５】図４の処理装置のＴＡＧと、ＴＡＧ−ＲＡＭと
の関係を示す図。

【図６】図１におけるメモリアクセス制御部の構成を示
す図。

【図７】図６におけるマスク回路の構成を示す図。

【図８】図４のシステムの動作を示すフローチャート。

【図９】本発明の実施形態２におけるシステムの構成を
示す図。

【図１０】図９におけるメモリアクセス制御部の構成を
示す図。

【図１１】図１０におけるマスク回路の構成を示す図。

【図１２】図１１におけるｗａｙ構成情報を示す図。

【図１３】本発明の実施形態２におけるｗａｙ構成別Ｔ
ＡＧの実装例を示す図。

【図１４】本発明の実施形態３におけるｗａｙ構成別Ｔ
ＡＧの実装例を示す図。

【図１５】本発明の実施形態３におけるシステムコント
ローラの構成を示す図。

【図１６】図１５におけるメモリアクセス制御部の構成
を示す図（その１）。

【図１７】図１５におけるメモリアクセス制御部の構成
を示す図（その２）。

【図１８】図１６における宛て先決定回路の構成を示す
図。

【図１９】図１５における起動要求のマージ回路の構成
を示す図。

【図２０】図１５における牽引結果のマージ回路の構成
を示す図。

【図２１】図１５のシステムの動作を示すフローチャー
ト。

【図２２】本発明の実施形態３におけるメモリアクセス
制御部の起動条件を示す図。

【図２３】本発明の実施形態４におけるシステムコント
ローラの構成を示す図。

【図２４】図２３におけるメモリアクセス制御部の構成
を示す図（その１）。

【図２５】図２３におけるメモリアクセス制御部の構成
を示す図（その２）。

【図２６】図２４，図２５におけるメモリアクセス要求
マスク回路の構成を示す図。

【図２７】図２４，図２５におけるＴＡＧインターフェ
ース起動要求マスク回路の構成を示す図。

【図２８】図２４，図２５におけるメモリインターフェ
ース起動要求マスク回路の構成を示す図。

【図２９】本発明の実施形態４におけるメモリアクセス
制御部の起動条件を示す図。

【図３０】図２３のシステムの動作を示すフローチャー
ト（その１）。

【図３１】図２３のシステムの動作を示すフローチャー
ト（その２）。

【図３２】本発明におけるメモリ素子の記憶内容の具体
例を示す図。

【図３３】本発明におけるメモリ素子とメモリアドレス
の関係を示す図。

【図３４】本発明におけるキャッシュメモリとＴＡＧの
関係を示す図。

【図３５】本発明におけるＴＡＧ−ＲＡＭの記憶内容の
具体例を示す図。

【符号の説明】

１…システムコントローラ１₀〜１_n…メモリアクセス制御部２_a〜２_m…処理装置２₀…ＴＡＧインターフェース３_a〜３_m…メモリアクセス要求３₀〜３_n…ＴＡＧ−ＲＡＭ４₀〜４_n…メモリインターフェース５…バス５₀〜５_n…メモリ素子６₀〜６_n…ＴＡＧインターフェース起動要求線７₀〜７_n…ＴＡＧ−ＲＡＭ制御線８₀〜８_n…ＴＡＧ−ＲＡＭデータ線９₀〜９_n…ＴＡＧ−ＲＡＭ索引結果線１０₀〜１０_n…メモリインターフェース起動要求線１１₀〜１１_n…メモリ制御線１２_0a〜１２_nm…マスク回路１３₀〜１３_n…メモリアクセス制御回路１４_0a〜１４_nm…メモリアクセス要求１５₁〜１５₃…マージ回路１６₀，１６₁…マージ回路１７₁〜１７_n…起動要求１８₁〜１８_n…索引結果１９₀〜１９_n…宛て先決定回路２０₀〜２０_n…ＴＡＧインターフェース起動要求２１₀〜２１_n…ＴＡＧインターフェース起動要求マス
ク回路２２₀〜２２_n…メモリインターフェース起動要求マス
ク回路２３₀〜２３_n…メモリインターフェース起動要求２４_a〜２４_m…キャッシュメモリ２５_a〜２５_m…ＴＡＧ

───────────────────────────────────────────────────── フロントページの続き (72)発明者柴田泰秀神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者竹野巧神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者竹下克典神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者菅野文武神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】第１のメモリを有する処理装置とシステ
ムコントローラとがバスを介して接続され、前記システ
ムコントローラが、前記各処理装置の第１のメモリのタ
グの写し及び複数のウェイからなる第２のメモリへのア
クセス制御部を持つことにより、前記システムコントロ
ーラが前記各処理装置のメモリアクセスの制御を行う情
報処理装置において、メモリインターフェースを複数設
けて前記の第２のメモリのインターリーブアクセスを可
能とし、さらに、前記タグの写し及び前記メモリアクセ
ス制御部を前記メモリインターフェースの数と同数設け
ることによりタグのインターリーブアクセスを可能とし
たことを特徴とする情報処理装置。
【請求項２】前記メモリアクセス制御部は、入力され
るウェイ構成情報に基づいて前記第２のメモリのインタ
ーリーブのウェイ数を可変とする手段を有する請求項１
に記載の情報処理装置。
【請求項３】前記タグのインターリーブのウェイ数が
固定である請求項２に記載の情報処理装置。
【請求項４】前記メモリアクセス制御部は、前記第２
のメモリのインターリーブのウェイ数を縮退させた時
に、タグアクセスを起動する回路の縮退を行わない請求
項３に記載の情報処理装置。