JPH05265970A

JPH05265970A - マルチプロセッサシステム

Info

Publication number: JPH05265970A
Application number: JP4063446A
Authority: JP
Inventors: Shigeaki Iwasa; 繁明岩佐
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-03-19
Filing date: 1992-03-19
Publication date: 1993-10-15

Abstract

(57)【要約】【目的】本発明は、ページサイズを越える深さの論理キ
ャッシュをシノニムの問題で性能低下をきたすことなく
実装可能にした。【構成】複数のＣＰＵ11,21 に対し論理アドレスでアク
セスされるキャッシュメモリ1,2 をそれぞれ接続すると
ともに、各キャッシュメモリ1,2 に対しバス3 を介して
ＣＰＵ11,21 のいずれからもアクセス可能な共有メモリ
9 を接続したもので、各キャッシュメモリ1,2 では、各
ＣＰＵ11,21 より出力される論理アドレスをＭＭＵ15,2
5 で物理アドレスに変換するとともに、各ＣＰＵ11,21
より出力される論理アドレスが対応するキャッシュメモ
リ1,2 内にあるか否かをＣＰＵタグ12,22 により判定
し、さらにバス3 より入力される物理アドレスと論理ア
ドレスを監視し対応するキャッシュメモリ1,2 の内容の
一貫性保持が必要か否かをスヌープタグ13,23 を用いて
判定するようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のＣＰＵを共有メ
モリで結合する密結合マルチプロセッサに関するもので
ある。

【０００２】

【従来の技術】密結合マルチプロセッサにおいて、ＣＰ
Ｕ毎にキャッシュを設けることはバス上のメモリアクセ
ストラフィックを削減する上で有効であり、主メモリに
対して高速に動作するＣＰＵにとってもメモリバンド幅
の改善効果がある。

【０００３】ところで、キャッシュを構成する方法とし
て、アクセスの方法によって論理アドレスでアクセスす
る論理キャッシュと物理アドレスでアクセスする物理キ
ャッシュがあるが、このうちで物理キャッシュは、キャ
ッシュをアクセスするたびにアドレス変換を必要として
いる。

【０００４】そして、このようなアドレス変換サイクル
が必要な場合、ロード命令はレジスタ間の演算命令より
多くの実行サイクルを必要とすることから、パイプライ
ン計算機の場合には、パイプラインの乱れを生じ、性能
低下の原因となる。特に、Super ScalarやＶＬＩＷとい
った構成方法をとる高性能な計算機では、１サイクル中
に複数の命令を実行できるので、パイプラインの乱れに
よる損失は大きなものになる。

【０００５】このため、これらの計算機では、論理アド
レスでアクセスする論理キャッシュを用いることが望ま
しいが、論理キャッシュにはシノニムやエイリアスを生
じることがある。

【０００６】ここで、シノニムとは、キャッシュ間のデ
ータの一貫性を取る際に同じ論理アドレスのデータをマ
ッピングしている可能性のあるエントリ候補がバス上の
物理アドレスから決定できない状況であり、エイリアス
とは、同一の物理アドレスを複数の論理アドレスで共有
した場合、同じ物理アドレスのデータをマッピングして
いる可能性があるエントリ候補が複数存在する状況であ
る。

【０００７】これらの状況下ではデータの値の一貫性を
取るべきエントリを即座に決定することができないた
め、エントリを決定するのにハードウェアとクロック数
を必要とする。

【０００８】一般に、ダイレクトマッピングあるいはセ
ットアソシアティブ・マッピングのキャッシュでは、ア
ドレスの下位を用いてエントリを決定し、そのエントリ
のアドレスタグから読み出された値とアドレスの上位を
比較することで検索を行なう。エントリの決定に用いる
アドレス下位のビット長はキャッシュの深さに相当す
る。ここで、キャッシュの深さとは、同時に検索するこ
とが不可能なデータ量で、キャッシュの容量をウェイ数
で割って求める。ダイレクトマッピングのキャッシュで
はキャッシュ容量に等しく、ｎウェイのセットアソシア
ティブでは｛キャッシュ容量／ｎ｝である。

【０００９】一方、論理アドレスから物理アドレスの変
換は２の冪数のバイト数を持つ固定長のページを単位と
して行なわれ、ページ内部のオフセットはアドレス変換
の対象とならず、アドレス変換の対象となるのはページ
番号の部分である。また、ページのサイズが２の冪乗に
取られることから、ページ番号とページ内オフセットは
アドレスのビットフィールドで明確に分離することがで
きる。

【００１０】もし、キャッシュの深さがページサイズを
越えないなら、エントリの決定に用いる下位のアドレス
はページ内オフセットまたはその一部を用いることにな
る。エントリの決定に用いる部分はアドレス変換の対象
とならず、異なる論理アドレスで共有されていても同じ
物理アドレスのデータは同じページ内オフセットになる
ので、同じエントリにマッピングされ、エイリアスの問
題は発生しない。

【００１１】さて、キャッシュ間の一貫性を保持するた
めには、まず、更新が行なわれたデータがキャッシュ間
で共有されているか否かを検出し、同じアドレスのデー
タがマッピングされているエントリを捜し出す必要があ
る。このために、バスを監視し、バス上のアドレスが自
分のキャッシュ中に存在するか否かを検出するスヌープ
動作が必要である。

【００１２】バス上のアドレスはアドレス変換を行なっ
た後の物理アドレスであるが、キャッシュの深さがペー
ジサイズを越えていなければ、キャッシュ・エントリの
決定に用いる部分はアドレス変換の対象とならず、デー
タがマッピングされる可能性のあるエントリを１つに限
定することができ、シノニムの問題を生じない。

【００１３】以上のように、キャッシュの深さがページ
サイズを越えないような小容量のキャッシュメモリで
は、論理キャッシュを用いてもシノニムやエイリアスの
問題を生じることがない。

【００１４】ところで、最近の半導体技術の進歩は目覚
ましいものがあり、キャッシュメモリの容量も増加の一
途をたどり、ページサイズを越えるキャッシュ容量を実
現することも容易になっいる。

【００１５】このようにキャッシュの容量を増やすこと
自体はヒット率を向上させＣＰＵの動作効率を高めるの
で歓迎すべきことであるが、キャッシュの深さがページ
サイズを越えるとエントリの決定に用いるアドレス下位
の部分にアドレス変換の対象となる部分が含まれ、この
部分は論理アドレスと物理アドレスで等しくなる保証が
ない。

【００１６】このため、物理アドレス下位を用いて論理
キャッシュのエントリを決定するようにすると、変換の
対象となる部分のビットパターンの全ての組合せがエン
トリの候補となり、シノニムを生じる。また、異なる論
理アドレスで共有されるデータはそれらのアドレスの内
アドレス変換の対象となる部分のビットパターンが等し
くなる保証がなく、異なるエントリにマッピングされる
可能性があり、エイリアスを生じる。ここで、シノニム
やエイリアスの問題を回避する第１の方法としてアドレ
スの逆変換を用いる方法がある。

【００１７】スヌープ動作ではバス上の物理アドレスか
ら論理キャッシュを検索する必要があるため、シノニム
の問題を発生した。物理アドレスから論理アドレスへの
逆変換が可能であれば、バス上の物理アドレスを論理ア
ドレスに変換した後、論理キャッシュを探索すれば、目
的とするデータがマッピングされている可能性のあるエ
ントリを１つ決定することができる。

【００１８】また、論理アドレスを一旦物理アドレスに
変換した後、再び、逆変換機構で論理アドレスに戻すこ
とで、同じ物理アドレスを共有する異なる論理アドレス
を求めることが出来るので、得られたアドレスを用いて
再び論理キャッシュをアクセスすればエイリアスの問題
も解決することができる。

【００１９】しかし、このような方法を採用してもアド
レスの逆変換を行なうハードウェアのハード量が通常の
変換機構の数倍多くなり、複数の論理空間で同一の物理
ページを共有する場合に備えて複数の論理アドレスに変
換する必要がある。しかも、逆変換が実現されたとして
も、上記の方法を行なうためには逆変換のための時間が
必要であり、論理キャッシュを採用した理由である高速
性を損なうことにもなる。

【００２０】また、シノニムやエイリアスの問題を回避
する第２の方法として、二つのアドレスのキャッシュの
深さに相当する部分は同じビットパターンにするという
割当制約をソフトウェアに対して設ける方法がある。

【００２１】エイリアスの問題は同じ物理アドレスを異
なる論理アドレスで共有する場合にのみ発生する。そこ
で、この様な共有を行なう二つの論理アドレスに上記の
割当制約を設け、エイリアスの問題を回避する方法が考
えられる。この様な制約の下では、共有を行なう二つの
論理アドレスはエントリを決定するアドレスの下位部分
が同じビットパターンなので、必ず同じエントリが割り
当てられることになる。そして同じデータが同じエント
リに割り当てられるので、エイリアスの問題を回避する
ことができる。この割当制約は、共有という限られた条
件の下での制約であり、論理アドレスはキャッシュの深
さよりも遥かに大きな範囲を取ることができるので、こ
の割当制約は比較的広く用いられる。また、シノニムの
問題に対しても、論理アドレスと物理アドレスのマッピ
ングに於いて上記の割当制約を設けることで回避するこ
とが可能であ。

【００２２】しかし、このような方法を採用して全ての
論理アドレスと物理アドレスのマッピングに対して割当
制約を設けることは、キャッシュ容量の増大に伴って、
マッピングの柔軟性を乏しくし、主メモリの使用効率の
低下をもたらす虞がある。

【００２３】物理アドレスは主記憶をアクセスするため
のアドレスであるので、取り得る値は主記憶の容量によ
って決定されるのであり、論理アドレスよりは遥かに小
さい範囲である。ページサイズ越えるキャッシュ深さを
持つシステムにおいては主記憶の容量とキャッシュ深さ
の比はそんなに大きくない。もし、上記の割当制約を設
けるとなると、ある論理アドレスにマッピング出来る対
象となる物理アドレスの候補が制限され、ＯＳの記憶割
当の柔軟性が乏しくなる。ここで問題となるのはページ
サイズとキャッシュ深さの比であり、これは、キャッシ
ュの容量が大きくなりキャッシュ深さが深くなるに従
い、マッピングの対象となる物理アドレスの候補が少な
くなってくる。

【００２４】また、論理空間では０番地開始のセグメン
トが多いという特徴がある。論理アドレスと物理アドレ
スのマッピングに割当制約がある場合、各セグメントの
０番地に対応できる物理ページのみが非常に良く使わ
れ、他の物理ページは余り使われないという現象が生じ
る。これは最悪の場合主メモリに空きページがあるにも
関わらず、割当制約のために空いているページを利用す
ることができないという事態に陥る。この様に、論理ア
ドレスを用いることで主記憶の有効利用を計るという本
来の目的を失う。

【００２５】また、仮想記憶を用いるシステムでは、割
当可能なページが無くなった場合、対応できる物理ペー
ジを空けるために、追い出しが発生する。他の空きペー
ジが利用できれば発生しなくてもよい追い出しが発生す
るので、処理効率が低下する欠点があった。

【００２６】更に、ハードウェア技術の進歩に伴ってよ
り大きなキャッシュが実装できるようになった場合、Ｏ
Ｓの記憶管理機構をキャッシュ容量に合わせて書き換え
る必要が生じ、本来ソフトウェアに対し透過であるべき
キャッシュの構成が明らかに見えてくるという弊害があ
った。

【００２７】

【発明が解決しようとする課題】このように従来のキャ
ッシュ構成では、ページサイズを越える深さを持つ論理
キャッシュをハードウェアで一貫性を保持するマルチプ
ロセッサシステムに用いると、シノニムやエイリアスの
問題があり、この問題を回避するためアドレスの逆変換
やアドレス割当の制約を設ける方法が考えられている
が、逆変換を用いる方法では、膨大なハードウェアを必
要とするアドレス逆変換機構が必要であり、しかも、逆
変換の時間が論理キャッシュの高速性を損なうという問
題点があり、また、アドレス割当に制約を設ける方法で
は、エイリアスに対しては有効であるものの、シノニム
の回避を行なうには、主記憶の利用効率が低下したり、
処理性能が低下したり、キャッシュ容量の変更に対して
ＯＳの記憶管理機構の変更が必要であったりするという
問題点があった。

【００２８】また、シノニムやエイリアスの問題を避け
るため、物理キャッシュを用いるならば、アドレス変換
サイクルがパイプライン中に常に含まれ、パイプライン
の乱れを生じ、処理性能が低下する問題点が有った。

【００２９】本発明は、上記事情に鑑みてなされたもの
で、ページサイズを越える深さの論理キャッシュをシノ
ニムの問題で性能低下をきたすことなく実装可能にした
マルチプロセッサシステムを提供することを目的とす
る。

【００３０】

【課題を解決するための手段】本発明は、複数のプロセ
ッサに対し論理アドレスでアクセスされるキャッシュメ
モリをそれぞれ接続するとともに、各キャッシュメモリ
に対し接続手段を介して前記各プロセッサのいずれから
もアクセス可能な共有メモリを接続するようにしたマル
チプロセッサシステムにおいて、前記各キャッシュメモ
リは、前記プロセッサより出力される論理アドレスを物
理アドレスに変換する変換手段、前記プロセッサより出
力される論理アドレスが対応するキャッシュメモリ内に
あるか否かを判定する手段、前記接続手段より入力され
る物理アドレスと論理アドレスを監視し対応するキャッ
シュメモリの内容の一貫性保持が必要か否かを判定する
手段により構成されている。

【００３１】また、本発明は複数のプロセッサに対し論
理アドレスでアクセスされる第１のキャッシュメモリを
それぞれ接続するとともに、前記プロセッサを複数組に
分け各組のプロセッサに接続される各第１のキャッシュ
メモリに対し第１の接続手段を介して物理アドレスでア
クセスされる第２のキャッシュメモリをそれぞれ接続
し、さらに各第２のキャッシュメモリに対し第２の接続
手段を介して前記各プロセッサのいずれからもアクセス
可能な共有メモリを接続するようにしたマルチプロセッ
サシステムにおいて、前記各第１のキャッシュメモリ
は、前記プロセッサより出力される論理アドレスを物理
アドレスに変換する変換手段、前記プロセッサより出力
される論理アドレスが対応する第１のキャッシュメモリ
内にあるか否かを判定する手段、前記第１の接続手段よ
り入力される物理アドレスと論理アドレスを監視し対応
する第１のキャッシュメモリの内容の一貫性保持が必要
か否かを判定する手段を有し、前記各第２のキャッシュ
メモリは、前記第１の接続手段より入力される物理アド
レスが対応する第２のキャッシュメモリ内にあるか否か
を判定する手段、前記第２の接続手段から入力された物
理アドレスをを監視し対応する第２のキャッシュメモリ
の内容の一貫性保持が必要か否かを判定する手段により
構成されている。

【００３２】さらに本発明は複数のプロセッサに対し論
理アドレスでアクセスされる第１のキャッシュメモリを
それぞれ接続するとともに、前記プロセッサを複数組に
分け各組のプロセッサに接続される各第１のキャッシュ
メモリに対し第１の接続手段を介して論理アドレスでア
クセスされる第２のキャッシュメモリをそれぞれ接続
し、さらに各第２のキャッシュメモリに対し第２の接続
手段を介して前記各プロセッサのいずれからもアクセス
可能な共有メモリを接続するようにしたマルチプロセッ
サシステムにおいて、前記各第１のキャッシュメモリ
は、前記プロセッサより出力される論理アドレスが対応
する第１のキャッシュメモリ内にあるか否かを判定する
手段、前記第１の接続手段より入力される論理アドレス
を監視し対応する第１のキャッシュメモリの内容の一貫
性保持が必要か否かを判定する手段を有し、前記各第２
のキャッシュメモリは、前記第１の接続手段上の論理ア
ドレスを物理アドレスに変換する変換手段、前記第１の
接続手段より入力される論理アドレスが対応する第２の
キャッシュメモリ内にあるか否かを判定する手段、前記
第２の接続手段から入力された物理アドレスと論理アド
レスを監視し対応する第２のキャッシュメモリの内容の
一貫性保持が必要か否かを判定する手段により構成され
ている。

【００３３】

【作用】この結果、本発明によれば、アクセスを行なっ
たプロセッサは変換後の物理アドレスと共に変換前の論
理アドレスを接続手段上に送出し、他のプロセッサはス
ヌープ動作の際に論理アドレスを接続手段上から得てス
ヌープ動作の対象となるエントリを決定し、そして、同
じ論理アドレスは同じエントリに存在することから、こ
のようにして求めたエントリを用いて、一貫性保持のた
めの動作を行なう必要があるか否かを決定するようにで
きるので、シノニムの問題で性能低下をきたすことなく
ページサイズを越える深さの論理キャッシュを実装する
ことが可能になる。

【００３４】

【実施例】

（第１の実施例）以下、図面に基づいて本発明の第１の
実施例に係わるマルチプロセッサシステムについて説明
する。

【００３５】まず、第１の実施例に係わるマルチプロセ
ッサシステムの構成諸元を説明するが、本発明の有効性
は、この実施例に制限されるものではなくキャッシュサ
イズがページサイズより大きければ有効である。以下に
述べる性能諸元は説明を容易にし理解を助けることが目
的である。

【００３６】第１の実施例のマルチプロセッサシステム
は、６４Ｋバイトのキャッシュを持ち、タグ管理の単位
であるラインは１６バイトのサイズである。キャッシュ
のマッピング方法はダイレクトマッピングである。この
キャッシュは４個のエントリを持ち、キャッシュのエン
トリのアクセスは１２ビットのエントリ・インデックス
で行なわれる。このキャッシュは論理キャッシュなの
で、エントリ・インデックスは論理アドレスの一部から
取られる。

【００３７】一方、仮想記憶の管理単位であるページは
４Ｋバイトのサイズを持つ。論理空間のサイズはプロセ
ス当たり４Ｇバイトで、３２ビットのアドレスで表現さ
れる。なお、プロセス毎に異なる論理アドレス空間を設
定するマルチ・バーチャル・システムでは、マッピング
識別子またはプロセス識別子を論理アドレスと共に用い
ることがあるが、本実施例では省略する。物理空間のサ
イズも同様に４Ｇバイトで、３２ビットのアドレスで表
現される。実際に実装されている物理メモリの容量は数
十ＭＢ程度である。図１は、第１の実施例に係わるマル
チプロセッサシステムに用いられるキャッシュの概略構
成を示すブロック図である。

【００３８】この場合、キャッシュ１に入力されたＣＰ
Ｕアドレスである論理アドレス１０１は、図２（ａ）に
示すようなビットフィールドに分割され、必要な構成要
素に分配される。この部分では何ら論理演算を行なわな
い。

【００３９】キャッシュ１は、論理アドレス１０１に示
されたアドレスがキャッシュ１内にあるか否かを判定す
るＣＰＵタグ１２、論理アドレス１０１を物理アドレス
１５１に変換するＭＭＵ１５、この他に、バス３上に論
理ページ番号エントリ・インデックス１１３を出力する
論理アドレスレジスタ１７、変換対象とならないページ
内オフセット１１０を出力するオフセットレジスタ１８
を有し、さらに、主メモリの内容の一部を記憶している
データ本体１４、他のキャッシュが要求したバス上のア
ドレスを監視するためのスヌープタグ１３を有してい
る。図２（ａ）（ｂ）（ｃ）は、第１の実施例に用いた
論理アドレス、物理アドレスのビットフィールド区分を
示している。

【００４０】この場合、ページサイズが４Ｋバイトであ
るので、論理アドレスと物理アドレスの下位のビット１
１〜０はページ内部のオフセットを表し、アドレス変換
の対象とならず、論理アドレスと物理アドレスで同じ値
を取る。この部分をページ内オフセットと呼ぶ。ページ
内オフセットのうち最下位のビット３〜０はラインオフ
セットと呼び、ライン内のバイト位置を指定するために
用いられる。ページ内オフセットの残りの部分であるビ
ット１１〜４はページ内エントリ・インデックスと呼び
エントリ・インデックスの一部として用いられる。

【００４１】アドレス変換の対象となるビットフィール
ドは、論理アドレスでは上位のビット３１〜１２で論理
ページ番号と呼び、物理アドレスでは上位のビット３１
〜１２で物理ページ番号と呼ぶ。論理ページ番号のう
ち、下位のビット１５〜１２は論理ページ番号エントリ
・インデックスと呼び、エントリ・インデックスの一部
として用いる。残りのビット３１〜１６を論理ページ番
号上位と呼ぶ。キャッシュのエントリをアクセスする際
に用いるエントリ・インデックスは、論理ページ番号エ
ントリ・インデックスの４ビットを上位とし、ページ内
エントリ・インデックスの８ビットを下位とする１２ビ
ットの値である。図３は第１の実施例に係わるマルチプ
ロセッサシステム全体の概略構成を示すブロック図であ
る。

【００４２】この場合、ＣＰＵ１１はキャッシュ１に、
ＣＰＵ２１はキャッシュ２に、ＣＰＵ４１はキャッシュ
４に、ＣＰＵ５１は々キャッシュ５にそれぞれ接続され
ている。そして、キャッシュ１、２、４、５および主メ
モリ９はバス３に接続されている。この場合、ＣＰＵ１
１、２１、４１、５１はそれぞれ全く同じハードウェア
で、キャッシュ１、２、４、５もそれぞれ全く同じハー
ドウェアである。

【００４３】そして、各ＣＰＵ１１、２１、４１、５１
は命令を実行し、メモリアクセスが必要ならばＣＰＵ論
理アドレス線にアドレスを出力し、各キャッシュ１、
２、４、５をアクセスするようにしている。

【００４４】図４は図３に示したマルチプロセッサシス
テムのうち２つのＣＰＵ１１、２１に接続されたキャッ
シュ１、２、バス３および主メモリ９に注目した図であ
り、以下、この図面を用いて第１の実施例を説明する。

【００４５】まず、キャッシュがヒットした時の動作を
説明する。ＣＰＵ１１はロード命令を実行すると要求す
るデータの論理アドレスをＣＰＵ論理アドレス線１０１
上に提示する。この論理アドレスのうち論理ページ番号
エントリ・インデックス部分１１３とページ内エントリ
・インデックス部分１１２はＣＰＵエントリ・インデッ
クス１０２を構成し、ＣＰＵタグ１２およびデータ本体
１４をアクセスする。ＣＰＵタグ１２は、図５（ａ）に
示すように、状態タグ値１２２と論理アドレスタグ値１
２１をエントリ毎に格納しており、ＣＰＵエントリ・イ
ンデックス１０２で指定されたエントリのこれらの値を
読み出す。状態タグ値１２２はエントリの状態を示して
おり、少なくとも、そのエントリに格納されている値が
有効であるか無効であるかの情報を含む。論理アドレス
タグ値１２１はそのエントリに格納されているデータが
存在する主記憶上のアドレスにマッピングされる論理ア
ドレスが格納されている。なお、複数のアドレスマッピ
ングを持ち得るシステム（マルチ・バーチャル・システ
ム）では単に論理アドレスのみならずマッピング識別子
またはプロセス識別子を含むこともあるが、本実施例で
は省略する。

【００４６】ＣＰＵタグ１２より読み出された論理アド
レスタグ値１２１はＣＰＵ論理アドレス線１０１のうち
の論理ページ番号上位１１４とアドレス比較器１２３で
比較される。そして、この比較結果が真（アドレスが一
致している）であり、ＣＰＵタグ１２より読み出された
状態タグ値１２２が有効を示していればキャッシュはヒ
ットしたと判断され、データ本体１４から読み出された
値１４１を内部バス１６を経由してＣＰＵ１１が読み出
す。

【００４７】次にキャッシュがミスした時の動作を説明
する。ＣＰＵ１１はロード命令を実行すると要求するデ
ータの論理アドレスをＣＰＵ論理アドレス線１０１上に
提示する。この論理アドレスのうちＣＰＵエントリ・イ
ンデックス１０２は、ＣＰＵタグ１２をアクセスする。
同時に、論理アドレスのうちの論理ページ番号１１５
（論理ページ番号上位１１４と論理ページ番号エントリ
・インデックス１１３の連接に等しい）はＭＭＵ１５に
よってアドレス変換が施される。この他、バスアクセス
に備えて、ＭＭＵ１５がアドレス変換を行なう間、論理
アドレスのうち論理ページ番号エントリ・インデックス
１１３は論理アドレスレジスタ１７に、また、ページ内
オフセット１１０（ページ内エントリ・インデックス１
１２とラインオフセット１１１の連接に等しい）はオフ
セットレジスタ１８に、それぞれ、保持される。キャッ
シュヒットと同様にＣＰＵタグ１２より読み出された論
理アドレスタグ値１２１は比較器１２３で論理ページ番
号上位と比較され、比較結果が偽である状態タグ値１２
２が無効を示していれば、キャッシュはミスしたと判断
される。

【００４８】キャッシュがミスしたと判断された時は、
ＣＰＵタグ１２と同時にアクセスを行なっていたデータ
本体１４から読み出された値はどこにも取り込まれず捨
てられ、ＣＰＵ１１は正しいデータが整うまで動作を停
止する。また、バスアクセスを行なうためバス３の調停
器３０にバス要求を発行する。

【００４９】また、ストア命令を実行した場合、キャッ
シュにヒットしていてもキャッシュ間で共有されたデー
タである可能性があれば一貫性保持のためにバスアクセ
スを行なう。この場合も、ＣＰＵ１１は一貫性保持動作
が完了するまで動作を停止する。

【００５０】ＭＭＵ１５でアドレス変換が終了し、か
つ、バス調停器３０よりバス使用許可が得られると、変
換された物理ページ番号１５１はオフセットレジスタ１
８に保持されていたページ内アドレスと連接され、バス
３の物理アドレスバス３２に出力される。これと同時に
論理アドレスレジスタ１７に保持されていた論理ページ
番号エントリ・インデックスが論理アドレスバス３３に
出力される。

【００５１】バス３にアクセスが開始されると、バス３
に接続された全てのキャッシュはスヌープ動作を開始す
る。この動作をＣＰＵ２１が接続されているキャッシュ
２を例に説明する。以下に述べる動作はＣＰＵ２１に限
らずＣＰＵ１１を除く全てのＣＰＵに接続されたキャッ
シュで同じ動作が行なわれる。

【００５２】論理アドレスバス３３上の論理ページ番号
エントリ・インデックスをスヌープ論理アドレス線２９
６へ、物理アドレス３２上の物理アドレスをスヌープ物
理アドレス線２９へ各々取り込み、スヌープ論理アドレ
ス線２９６上の論理ページ番号エントリ・インデックス
とスヌープ物理アドレス線２９のうちのページ内エント
リ・インデックス２９２を連接したスヌープ・エントリ
・インデックス２０３によってスヌープタグ２３をアク
セスする。

【００５３】スヌープ物理アドレス線２９のうちのペー
ジ内エントリ・インデックス２９２はアドレス変換の対
象とならないページ内オフセットの一部であり、バスア
ドレス発行元のＣＰＵ１１のキャッシュアクセスに用い
られた論理アドレス１０１のページ内エントリ・インデ
ックス１１２に等しいので、このアクセスで用いるスヌ
ープ・エントリ・インデックス２０３はＣＰＵ１１のＣ
ＰＵタグ１２をアクセスしたＣＰＵエントリ・インデッ
クス１０２に等しい。この様にアドレスの逆変換を行な
うこと無く発行元ＣＰＵと同じエントリ・インデックス
を得ることができる。

【００５４】スヌープタグ２３は、図５（ｂ）に示すよ
うに、状態タグ値２３２と物理アドレスタグ値２３１を
エントリ毎に格納しており、スヌープ・エントリ・イン
デックス２０３で指定されたエントリのこれらの値を読
み出す。状態タグ値２３２はそのエントリの状態を示し
ており、少なくとも、そのエントリに格納されている値
が有効であるか無効であるかの情報を含む。また、スヌ
ープタグ２３の状態タグは同じキャッシュ内のＣＰＵタ
グ２２の該当するエントリの状態タグと全く同じ状態を
示しており、書換えの必要が生じた時は同じ状態を表現
するように両者に書き込みが行なわれている。一方、物
理アドレスタグ値２３１にはそのエントリに格納されて
いるデータに対応する主記憶上の物理アドレスが格納さ
れている。

【００５５】スヌープタグ２３より読み出された物理ア
ドレス値２３１はスヌープ物理アドレス２９のうちの論
理ページ番号２９５とアドレス比較器２３３で比較され
る。この比較結果が偽であるかスヌープタグ２３より読
み出された状態タグ値２３２が無効を示していれば、こ
のキャッシュはバス３上に指定されたアドレスに対応す
るラインのコピーを持っていない（スヌープミス）と判
断され、一貫性保持のための動作は行なわれない。

【００５６】一方、比較器２３３の比較結果が真であり
スヌープタグ２３より読み出された状態タグ値２３２が
有効を示していれば、このキャッシュ２はバス３上に示
されたアドレスに対応するラインのコピーを持っている
（スヌープヒット）と判断され、一貫性保持のための動
作が起こされる。

【００５７】なお、同じ物理アドレスを異なる論理アド
レスで共有する場合は、共有する論理アドレスの論理ペ
ージ番号エントリ・インデックスを同じビットパターン
にすることで、エイリアスの問題を回避する。この様な
制約を設けることで、異なる論理アドレスでアクセスさ
れても同じエントリにマッピングされるのでエイリアス
の問題を回避できる。この制約は、共有する論理アドレ
スの間に設けられる制約であり、マッピングされる物理
アドレスのページ番号は各々の論理アドレスと独立に決
定することができるので、主メモリ上の利用効率の低下
や不必要な追い出しの発生に伴う処理効率の低下の問題
を引き起こさない。なお、階層キャッシュメモリを用い
るシステムにおいては図３に示す主メモリ９に代えて２
次キャッシュを接続しても、この発明の有効性は損なわ
れない。（第２の実施例）図６は本発明の第２の実施例に係わる
２階層キャッシュメモリを採用したマルチプロセッサシ
ステムの概略構成を示すブロック図である。

【００５８】この場合、図６に示すマルチプロセッサ・
システムでは６台のＣＰＵ１１、２１、４１、５１、６
１、７１を有し、これらＣＰＵ１１、２１、４１、５
１、６１、７１はファースト・キャッシュ１、２、４、
５、６、７を１対１で接続している。これらのファース
ト・キャッシュ１、２、４、５、６、７は第１の実施例
で述べたキャッシュと同じ構成のもので、ＣＰＵからは
論理アドレスでアクセスされ、バス上に物理アドレスと
論理ページ番号エントリ・インデックスを出力する手段
と、物理アドレスと論理ページ番号エントリ・インデッ
クスを監視して一貫性保持のための動作が必要であるか
否かを決定する手段を有している。

【００５９】これらのＣＰＵ１１、２１、４１、５１、
６１、７１、キャッシュ１、２、４、５、６、７は、Ｃ
ＰＵ１１、２１、４１とファースト・キャッシュ１、
２、４の組とＣＰＵ５１、６１、７１とファースト・キ
ャッシュ５、６、７の組に２分割され、ファースト・キ
ャッシュ１、２、４の組にはキャッシュ・バス３５によ
りセカンド・キャッシュ８１が、ファースト・キャッシ
ュ５、６、７の組にはキャッシュ・バス３６によりセカ
ンド・キャッシュ８２がそれぞれ接続されている。ここ
で、キャッシュ・バス３５、３６は第１の実施例のバス
３と同じ構成のもので、物理アドレスを伝達する物理ア
ドレスバスと論理ページ番号エントリ・インデックスを
伝達する論理アドレスバスを有している。

【００６０】そして、セカンド・キャッシュ８１、８２
にはメモリ・バス８３により主メモリ９が接続されてい
る。ここで、メモリ・バス８３も第１の実施例のバス３
と同じ構成を採り、論理ページ番号エントリ・インデッ
クスを伝達する論理アドレスバスを有している。これ
は、組に跨って一貫性保持を行なう場合に、他の組のフ
ァースト・キャッシュのスヌープタグをアクセスするた
めである。図７はセカンド・キャッシュ８１の概略構成
を示している。この場合、セカンド・キャッシュ８２も
図７と同じ構造である。この場合、セカンド・キャッシ
ュ８１は物理キャッシュでありキャッシュ・バス３５上
のアドレス変換済みの物理アドレス８１１が入力され
る。

【００６１】セカンド・キャッシュ８１は、キャッシュ
・バス３５から要求されたアドレスがセカンド・キャッ
シュ内にあるか否かを判定するアクセス・タグ８１２、
主記憶のデータのコピーを格納するデータ本体８１３、
他のセカンド・キャッシュが要求を出したメモリ・バス
上の物理アドレスを監視するスヌープ・タグ８１４を有
している。また、セカンド・キャッシュ８１は論理ペー
ジ番号エントリ・インデックスを使用しないが、組に跨
って一貫性保持を行なう場合、他の組のファースト・キ
ャッシュのスヌープ・タグがアクセスできる必要がある
ため、キャッシュ・バスからメモリ・バスへあるいはそ
の逆方向に論理ページ番号エントリ・インデックスを伝
達する経路８１６を有している。

【００６２】なお、このような第２の実施例のマルチプ
ロセッサシステムでは、６４Ｋバイトのファースト・キ
ャッシュを持ち、タグ管理の単位であるラインは１６バ
イトのサイズである。ファースト・キャッシュのマッピ
ング方法はダイレクトマッピングであり、４Ｋ個のエン
トリを持つ。キャッシュのエントリのアクセスは１２ビ
ットのエントリ・インデックスで行なわれる。このキャ
ッシュは論理キャッシュなので、エントリ・インデック
スは論理アドレスの一部から取られる。

【００６３】また、セカンド・キャッシュは１Ｍバイト
の容量を持ち、ラインサイズは１６バイトである。セカ
ンド・キャッシュのマッピング方法は４ウェイのセット
アソシアティブであり、１６Ｋ個のエントリを持ち、キ
ャッシュのエントリのアクセスは１４ビットのエントリ
・インデックスで行なわれる。このキャッシュは物理キ
ャッシュなので、エントリ・インデックスは物理アドレ
スの下位から取られる。

【００６４】一方、仮想記憶の管理単位であるページは
４Ｋバイトのサイズを持つ。論理空間のサイズはプロセ
ス当たり４Ｇバイトで、３２ビットのアドレスで表現さ
れる。なお、プロセス毎にことなる論理アドレス空間を
設定するマルチ・バーチャル・システムでは、マッピン
グ識別子またはプロセス識別子を論理アドレスと共に用
いることがあるが、本実施例では省略する。物理空間の
サイズも同様に４Ｇバイトで、３２ビットのアドレスで
表現される。図８（ａ）〜（ｄ）は第２の実施例に用い
た論理アドレス、物理アドレスのビットフィールド区分
を示している。

【００６５】この場合、ページサイズが４Ｋバイトであ
るので、論理アドレスと物理アドレスの下位のビット１
１〜０はページ内部のオフセットを表し、アドレス変換
の対象とならず、論理アドレスと物理アドレスで同じ値
を取る。この部分をページ内オフセットと呼ぶ。ページ
内オフセットのうち最下位のビット３〜０はラインオフ
セットと呼び、ライン内のバイト位置を指定するために
用いられる。ページ内オフセットの残りの部分であるビ
ット１１〜４はページ内エントリ・インデックスと呼
び、ファーストキャッシュのエントリ・インデックスの
一部として用いられる。

【００６６】アドレス変換の対象となるビットフィール
ドは、論理アドレスでは上位のビット３１〜１２で論理
ページ番号と呼び、物理アドレスでは上位ビット３１〜
１２で物理ページ番号と呼ぶ。

【００６７】論理ページ番号のうち、下位のビット１５
〜１２は論理ページ番号エントリ・インデックスと呼
び、ファースト・キャッシュのエントリ・インデックス
の一部として用いる。残りのビット３１〜１６を論理ペ
ージ番号上位と呼ぶ。

【００６８】ファースト・キャッシュのエントリをアク
セスする際に用いるファースト・キャッシュ・エントリ
・インデックスは、論理ページ番号エントリ・インデッ
クスの４ビットを上位とし、ページ内エントリ・インデ
ックスの８ビットを下位とする１２ビットの値である。

【００６９】セカンド・キャッシュでは物理アドレスの
みが用いられる。物理アドレスのうちビット１７〜４の
１４ビットをセカンド・キャッシュ・エントリ・インデ
ックスと呼び、セカンド・キャッシュのエントリをアク
セスする際に用いる。物理アドレスのうちビット３１〜
１８を物理ページ番号上位と呼びキャッシュをアクセス
する際、アドレスタグの値と比較することでヒットした
か否かを決定する。次に、第２の実施例の動作を図６に
従い説明する。

【００７０】いま、ＣＰＵ１１がメモリアクセスを行な
い、キャッシュミスを起こした場合、あるいは、ストア
命令を実行したところ共有の可能性のあるデータに対す
る書き込みであった場合、ファースト・キャッシュ１は
バス３５をアクセスする。その際、ファースト・キャッ
シュ１は上述の第１の実施例と同じ方法でバス３５上に
物理アドレスと論理ページ番号エントリ・インデックス
を出力する。

【００７１】バス３５上の他のファースト・キャッシュ
２、４は、バス３５上の物理アドレスと論理ページ番号
エントリ・インデックスを用いて、上述の第１の実施例
と同じ方法で各自のキャッシュ中に一貫性保持のための
動作が必要であるか否かを判定し、必要であれば一貫性
保持のための動作を行なう。同時に、セカンド・キャッ
シュ８１はバス３５上の物理アドレスバスから物理アド
レスを取り込みアクセスを行なうようになる。

【００７２】図９は図６に示したマルチプロセッサシス
テムのうち２つのセカンド・キャッシュ８１，８２とメ
モリ・バス８３に注目した図であり、以下、この図面を
用いてセカンド・キャッシュ間に跨る一貫性保持動作を
説明する。

【００７３】セカンド・キャッシュ８１は取り込んだ物
理アドレス８１１中のセカンド・キャッシュ・エントリ
・インデックス８１１１を用いてアクセスタグ８１２お
よびデータ本体８１３をアクセスする。

【００７４】アクセスタグ８１２は図１０（ａ）に示す
ように状態タグ値８１２１、８１２３、８１２５、８１
２７と物理アドレスタグ値８１２２、８１２４、８１２
６、８１２８をエントリ毎に格納している。これらは、
各々対をなし、各ウェイに対応し、４ウェイのセットア
ソシアティブ・エントリを構成している。

【００７５】ここで、状態タグ値８１２１、８１２３、
８１２５、８１２７はそのエントリのそのウェイの状態
を示しており、少なくともそのエントリのそのウェイに
格納されている値が有効であるか無効であるかの情報を
含む。また、物理アドレスタグ値８１２２、８１２４、
８１２６、８１２８はそのエントリのそのウェイに対応
するデータ本体のデータが対応する主記憶上のアドレス
を格納している。

【００７６】そして、アクセスタグ８１２より読み出さ
れた物理アドレスタグ値８１２２、８１２４、８１２
６、８１２８は入力された物理アドレス８１１中の物理
アドレス上位８１１２とアドレス比較器８１２Ａ、８１
２Ｂ、８１２Ｃ、８１２Ｄと各々比較される。これらの
うち、比較結果が真（アドレスが一致している）で、対
応する状態タグ値が有効を示しているものがあれば、セ
カンド・キャッシュはヒットしたものと判断され、デー
タ本体８１３から対応するエントリの対応するウェイか
ら読み出された値をキャッシュバスに返す。

【００７７】一方、比較結果が偽または状態タグが無効
を示しているエントリばかりであれば、キャッシュはミ
スしたものと判断される。キャッシュがミスするか、キ
ャッシュ間で共有の可能性のあるラインへの書き込みが
行なわれた場合、メモリ・バス８３にアクセスを行な
う。

【００７８】メモリ・バス８３に対してアクセス要求を
出し、アクセスが許可されると、セカンド・キャッシュ
８１はキャッシュ・バス３５から得た物理アドレス８１
１と論理ページ番号エントリ・インデックス８１６をメ
モリ・バス８３に出力する。

【００７９】メモリ・バス８３のアクセスが開始される
と、メモリ・バス８３に接続されているセカンド・キャ
ッシュ８２はスヌープ動作を開始する。メモリバス８３
上の物理アドレス８３３をスヌープアドレス線８２５に
取り込み、スヌープタグ８２４をアクセスする。

【００８０】スヌープタグ８２４は図１０（ｂ）に示す
ように状態タグ値８２４１、８２４３、８２４５、８２
４７と物理アドレスタグ値８２４２、８２４４、８２４
６、８２４８をエントリ毎に格納しており、これらは各
々対をなし、各ウェイに対応し、メモリバス８３から得
た物理アドレス８２５中のセカンド・キャッシュ・エン
トリ・インデックス８２５１で指定されたエントリのこ
れらの値を読み出す。スヌープタグ８２４は同じセカン
ド・キャッシュ８２のアクセスタグ８２２と同じ内容を
保持しており、書換えが行なわれる際は同じ内容となる
ように両者に書き込まれる。また、状態タグ値８２４
１、８２４３、８２４５、８２４７はそのエントリの各
ウェイの状態を示しており、少なくとも、そのエントリ
に格納されている値が有効であるか無効であるかの情報
を含む、物理アドレス値８２４２、８２４４、８２４
６、８２４８はそのエントリの各ウェイのラインが対応
する主記憶上の物理アドレスを格納している。

【００８１】スヌープタグ８２４より読み出された物理
アドレスタグ値８２４２、８２４４、８２４６、８２４
８は物理アドレス８２５中の物理ページ番号上位８２５
２と比較器８２４Ａ、８２４Ｂ、８２４Ｃ、８２４Ｄで
各々比較される。

【００８２】この様に、セカンド・キャッシュ８１、８
２は物理キャッシュで、物理アドレスを用いてキャッシ
ュが探索できるので、シノニムの問題やエイリアスの問
題を発生しない。

【００８３】比較結果が偽または対応する状態タグ値が
無効を示しているものばかりであれば、このセカンド・
キャッシュ８２にはメモリ・バス８３上に示されたアド
レスに対応するラインのコピーを持っていない（スヌー
プミス）と判断され、一貫性保持のための動作は行なわ
れない。

【００８４】一方、比較結果が真でかつ対応する状態タ
グ値が有効を示しているものが有ればそのウェイに対応
するラインのコピーが存在する（スヌープヒット）と判
断され、一貫性保持のための動作が引き起こされる。

【００８５】更に、セカンド・キャッシュ８２にキャッ
シュ・バス３６を介して接続されているファースト・キ
ャッシュ５、６、７に現在注目しているラインが存在す
る可能性があれば（この判定はタグメモリ８２４の状態
で行なうことが可能である。）、セカンド・キャッシュ
８２はキャッシュ・バス３６をアクセスし、ファースト
・キャッシュ５、６、７にもスヌープ動作を行なわせ
る。この際、論理アドレスで構成されているファースト
・キャッシュ５，６，７のスヌープタグをアクセスする
必要があるので、メモリバス８３上の論理ページ番号エ
ントリ・インデックス８３３を経路８１６を使ってキャ
ッシュ・バス３６に伝達する。なお、階層キャッシュメ
モリを用いるシステムにおいて２次キャッシュが論理キ
ャッシュであっても、この発明の有効性は損なわれな
い。（第３の実施例）

【００８６】図１１は本発明の第３の実施例に係わる２
階層キャッシュメモリの２次キャッシュを採用したマル
チプロセッサシステムの概略構成を示すブロック図であ
る。この場合、図１１に示すマルチプロセッサ・システ
ムは６台のＣＰＵ１１、２１、４１、５１、６１、７１
を持ち、各々のＣＰＵ１１、２１、４１、５１、６１、
７１はプライマリ・キャッシュＬ１、Ｌ２、Ｌ４、Ｌ
５、Ｌ６、Ｌ７に１対１に接続されている。各々プライ
マリ・キャッシュＬ１、Ｌ２、Ｌ４、Ｌ５、Ｌ６、Ｌ７
は、ＣＰＵから論理アドレスでアクセスされ、バス上に
論理アドレスを出力する手段と、バス上の論理アドレス
を監視して一貫性保持のための動作が必要であるか否か
を決定する手段を有している。論理キャッシュバス上の
アドレスは論理アドレスのみであるのでプライマリ・キ
ャッシュはアドレス変換機構を持たない。

【００８７】これらのＣＰＵ１１、２１、４１、５１、
６１、７１、プライマリ・キャッシュＬ１、Ｌ２、Ｌ
４、Ｌ５、Ｌ６、Ｌ７は、ＣＰＵ１１、２１とプライマ
リ・キャッシュＬ１、Ｌ２の組、ＣＰＵ４１、５１とプ
ライマリ・キャッシュＬ４、Ｌ５の組、ＣＰＵ６１、７
１とプライマリ・キャッシュＬ６、Ｌ７の組の３組に分
割され、このうちのプライマリ・キャッシュＬ１とＬ２
は論理キャッシュ・バスＬ３５によりセカンダリ・キャ
ッシュＳ１に、プライマリ・キャッシュＬ４とＬ５は論
理キャッシュ・バスＬ３６によりセカンダリ・キャッシ
ュＳ２に、プライマリ・キャッシュＬ６とＬ７は論理キ
ャッシュ・バスＬ３７によりセカンダリ・キャッシュＳ
４にそれぞれ接続されている。ここでの論理キャッシュ
・バスＬ３５、Ｌ３６、Ｌ３７は論理アドレスを伝達す
る手段を有している。また、セカンダリ・キャッシュＳ
１、Ｓ２、Ｓ４はバス３により主メモリ９に接続されて
いる。

【００８８】セカンダリ・キャッシュＳ１、Ｓ２、Ｓ４
は論理キャッシュ・バスＬ３５、Ｌ３６、Ｌ３７上の論
理アドレスでそれぞれアクセスされ、バス３上に物理ア
ドレスと論理ページ番号エントリ・インデックスを出力
する手段と、バス３上の物理アドレスと論理ページ番号
エントリ・インデックスを監視して一貫性保持のための
動作が必要であるか否かを決定する手段を有している。
バス３は上述した第１の実施例で用いたバス３と同じ構
成のもので、物理アドレスと論理ページ番号エントリ・
インデックスを伝達する手段を有している。図１２はプ
ライマリ・キャッシュＬ１の概略構成を示している。他
のプライマリ・キャッシュＬ２、Ｌ４、Ｌ５、Ｌ６、Ｌ
７も図１２と同じ構造である。

【００８９】この場合、プライマリ・キャッシュＬ１
は、ＣＰＵ１１からの論理アドレスＬ１１によってアク
セスされ、ＣＰＵタグＬ１２でＣＰＵが要求したアドレ
スがプライマリ・キャッシュ内にあるか否かを判定する
ようにしている。また、プライマリ・キャッシュＬ１
は、セカンダリ・キャッシュのデータのコピーを格納す
るデータ本体Ｌ１３と他のプライマリ・キャッシュＬ２
が要求を出した論理キャッシュバスＬ３５上の論理アド
レスを監視するスヌープタグＬ１４を有している。一
方、図１３はセカンダリ・キャッシュＳ１の概略構成を
示している。他のセカンダリ・キャッシュＳ２、Ｓ４も
図１３と同じ構造である。

【００９０】この場合、セカンダリ・キャッシュＳ１に
入力された論理アドレスＳ１０１は図１４に示すような
ビットフィールドに分割され、必要な構成要素に分配さ
れる。この部分では何ら論理演算を行なわない。

【００９１】また、セカンダリ・キャッシュＳ１はアク
セス・タグＳ１２を持ち、論理アドレスＳ１０１に示さ
れたアドレスがセカンダリ・キャッシュＳ１内にあるか
否かを判定する。また、論理アドレスＳ１０１のうちの
論理ページ番号Ｓ１１５はＭＭＵＳ１５で物理ページ
番号Ｓ１５１に変換される。

【００９２】この他、メモリ・バス３上に論理ページ番
号エントリ・インデックスＳ１１３を出力するために論
理アドレスレジスタＳ１７と変換の対象とならないペー
ジ内オフセットＳ１１０を出力するためにオフセットレ
ジスタＳ１８、アクセスタグに示されたアドレスの主メ
モリの内容のコピーを記憶しているデータ本体Ｓ１４、
他のセカンダリ・キャッシュが要求したメモリ・バス３
上のアドレスを監視するため、スヌープタグＳ１３、セ
カンダリ・キャッシュに論理キャッシュバスを介して接
続されているプライマリ・キャッシュに一貫性保持の動
作を伝える際に必要な論理アドレスを生成するための論
理アドレス伝達経路Ｌ１０１を有している。図１４
（ａ）〜（ｅ）は第３の実施例に用いた論理アドレス、
物理アドレスのビットフィールド区分を示している。

【００９３】第３の実施例に係わるマルチプロセッサシ
ステムでは、６４Ｋバイトのプライマリ・キャッシュを
持ち、タグ管理の単位であるラインは１６バイトのサイ
ズである。プライマリ・キャッシュのマッピング方法は
ダイレクトマッピングであり、４Ｋ個のエントリを持
つ。キャッシュのエントリのアクセスは１２ビットのエ
ントリ・インデックスで行なわれる。このキャッシュは
論理キャッシュなので、エントリ・インデックスは論理
アドレスの一部から取られる。

【００９４】また、セカンダリ・キャッシュは１Ｍバイ
トの容量を持ち、ラインサイズは１６バイトである。セ
カンダリ・キャッシュのマッピング方法はダイレクトマ
ッピングであり、６４Ｋ個のエントリを持ち、キャッシ
ュのエントリのアクセスは１６ビットのエントリ・イン
デックスで行なわれる。このキャッシュは論理キャッシ
ュなので、エントリ・インデックスは論理アドレスの下
位から取られる。

【００９５】一方、仮想記憶の管理単位であるページは
４Ｋバイトのサイズを持つ。論理空間のサイズはプロセ
ス当たり４Ｇバイトで、３２ビットのアドレスで表現さ
れる。なお、プロセス毎に異なる論理アドレス空間を設
定するマルチ・バーチャル・システムでは、マッピング
識別子またはプロセス識別子を論理アドレスと共に用い
ることがあるが、本実施例では省略する。物理空間のサ
イズも同様に４Ｇバイトで、３２ビットのアドレスで表
現される。

【００９６】以下、図１４により論理アドレス、物理ア
ドレスのビットフィールド区分を説明すると、この場
合、ページサイズが４Ｋバイトであるので、論理アドレ
スと物理アドレスの下位のビット１１〜０はページ内部
のオフセットを表し、アドレス変換の対象とならず、論
理アドレスと物理アドレスで同じ値を取る。この部分を
ページ内オフセットと呼ぶ。ページ内オフセットのうち
最下位のビット３〜０はラインオフセットと呼び、ライ
ン内のバイト位置を指定するために用いられる。ページ
内オフセットの残りの部分であるビット１１〜４はペー
ジ内エントリ・インデックスと呼び、プライマリ・キャ
ッシュ、セカンダリ・キャッシュのエントリ・インデッ
クスの一部として用いられる。

【００９７】アドレス変換の対象となるビットフィール
ドは、論理アドレスでは上位のビット３１〜１２で論理
ページ番号と呼び、物理アドレスでは上位のビット３１
〜１２で物理ページ番号と呼ぶ。また、論理ページ番号
のうち、プライマリ・キャッシュでは、下位のビット１
５〜１２はプライマリ・キャッシュ論理ページ番号エン
トリ・インデックスと呼び、プライマリ・キャッシュの
エントリ・インデックスの一部として用いる。そして、
残りのビット３１〜１６をプライマリ・キャッシュ論理
ページ番号上位と呼ぶ。

【００９８】一方、セカンダリ・キャッシュでは、下位
のビット１９〜１２はセカンダリ・キャッシュ論理ペー
ジ番号エントリ・インデックスと呼び、セカンダリ・キ
ャッシュのエントリ・インデックスの一部として用い
る。残りのビット３１〜２０をセカンダリ・キャッシュ
論理ページ番号上位と呼ぶ。

【００９９】プライマリ・キャッシュのエントリをアク
セスする際に用いるプライマリ・キャッシュ・エントリ
・インデックスは、プライマリ・キャッシュ論理ページ
番号エントリ・インデックスの４ビットを上位とし、ペ
ージ内エントリ・インデックスの８ビットを下位とする
１２ビットの値である。

【０１００】セカンダリ・キャッシュのエントリをアク
セスする際に用いるセカンダリ・キャッシュ・エントリ
・インデックスは、セカンダリ・キャッシュ論理ページ
番号エントリ・インデックスの８ビットを上位とし、ペ
ージ内エントリ・インデックスの８ビットを下位とする
１６ビットの値である。次に、図１１を用いて第３の実
施例の動作を説明する。

【０１０１】いま、ＣＰＵ１１がメモリアクセス命令を
実行しキャッシュミスを起こした場合、あるいは、スト
ア命令を共有の可能性のあるデータに対して実行した場
合、プライマリ・キャッシュＬ１は論理キャッシュバス
Ｌ３５をアクセスする（プライマリ・キャッシュの動作
は後述）。その際、プライマリ・キャッシュＬ１は論理
キャッシュバスＬ３５上に論理アドレスを出力する。

【０１０２】論理キャッシュバスＬ３５上の他のプライ
マリ・キャッシュＬ２は、論理キャッシュバスＬ３５上
の論理アドレスを用いて、スヌープ動作を行なう（プラ
イマリ・キャッシュのスヌープ動作は後述する）。同時
に、セカンダリ・キャッシュＳ１は論理キャッシュバス
Ｌ３５上の論理アドレスを取り込み、アクセスを行なう
（セカンダリ・キャッシュの動作は後述する）。

【０１０３】セカンダリ・キャッシュＳ１でキャッシュ
ミスを起こしたり、共有の可能性のあるデータに書き込
みを行なった場合、セカンダリ・キャッシュＳ１はメモ
リ・バス３にアクセスを行なう。この際、セカンダリ・
キャッシュＳ１はメモリ・バス上に物理アドレス３２と
セカンダリ・キャッシュ論理ページ番号エントリ・イン
デックス３３を出力する。

【０１０４】メモリ・バス３上の他のセカンダリ・キャ
ッシュＳ２、Ｓ４は、メモリ・バス３上の物理アドレス
３２とセカンダリ・キャッシュ論理ページ番号エントリ
・インデックス３３を用いて、各自のキャッシュ中に一
貫性保持のための動作が必要であるか否かの判定を行な
い、必要であれば一貫性保持のための動作を行なう。更
に、各セカンダリ・キャッシュに接続されているプライ
マリ・キャッシュにも一貫性保持のための動作が必要で
あると判定された場合、そのセカンダリ・キャッシュは
メモリ・バス３上から得たセカンダリ・キャッシュ論理
ページ番号エントリ・インデックス３３と自分の論理ア
ドレスタグの値から論理アドレスを生成し、論理キャッ
シュ・バスをアクセスし、一貫性保持のための動作が必
要である旨をプライマリ・キャッシュに伝える。プライ
マリ・キャッシュはこのセカンダリ・キャッシュのアク
セスに対してスヌープ動作を行ない、自分のキャッシュ
内のデータの値に対して一貫性動作の必要があるか否か
を判定し、必要であれば一貫性保持のための動作を行な
う。

【０１０５】図１５は第３の実施例の２つのプライマリ
・キャッシュＬ１、Ｌ２と論理キャッシュバスＬ３５に
注目した図である。以下、図１５に基づいてプライマリ
・キャッシュ内部とプライマリ・キャッシュ間に跨る一
貫性保持動作を説明する。

【０１０６】ＣＰＵ１１より要求されたデータの論理ア
ドレスはＣＰＵ論理アドレス線Ｌ１１上に提示される。
この論理アドレスＬ１１の内、プライマリ・キャッシュ
・エントリ・インデックスＬ１１１はＣＰＵタグＬ１２
とデータ本体Ｌ１３をアクセスする。ＣＰＵタグＬ１２
は、図１６（ａ）に示すように、状態タグ値Ｌ１２２と
論理アドレス値Ｌ１２１をエントリ毎に格納しており、
プライマリ・キャッシュ・エントリ・インデックスＬ１
１１で指定されたエントリのこれらの値を読み出す。状
態タグ値Ｌ１２２はエントリの状態を示しており、少な
くとも、そのエントリに格納されている値が有効である
か無効であるかの情報を含む。論理アドレスタグ値Ｌ１
２１はそのエントリに格納されているデータが存在する
主記憶上のアドレスにマッピングされている論理アドレ
スが格納されている。複数のアドレスマッピングを持ち
得るシステム（マルチ・バーチャル・システム）では単
に論理アドレスのみならずマッピング識別子またはプロ
セス識別子を含むこともあるが、本実施例では省略す
る。

【０１０７】ＣＯＵタグＬ１２より読み出された論理ア
ドレスタグ値Ｌ１２１はＣＰＵ論理アドレス線Ｌ１１の
うちのプライマリ・キャッシュ論理ページ番号上位Ｌ１
１２とアドレス比較器Ｌ１２３で比較される。この比較
結果が真（アドレスが一致している）であり、ＣＰＵタ
グＬ１２より読み出された状態タグ値Ｌ１２２が有効を
示していればキャッシュはヒットしたと判断され、デー
タ本体Ｌ１３のアクセスは正常に終了する。

【０１０８】アドレス比較器Ｌ１２３の比較結果が偽で
あるか、または、ＣＰＵタグＬ１２の状態タグ値が無効
である場合、プライマリ・キャッシュＬ１はミスしたと
判断される。また、比較結果が真であっても状態タグ値
が共有の可能性を示しており、かつ、データへの書き込
みであった場合は、共有している他のキャッシュとの間
でデータの一貫性保持のための動作が必要になる。これ
ら２つの場合プライマリ・キャッシュＬ１は、論理アド
レスＬ１１を論理キャッシュバスＬ３５に出力してバス
をアクセスし、ＣＰＵはアクセスを完了するまで動作を
停止する。

【０１０９】プライマリ・キャッシュＬ２は他のプライ
マリ・キャッシュからのバスアクセスを監視し、スヌー
プ動作を行なう。論理キャッシュバスＬ３５上の論理ア
ドレスはスヌープ論理アドレス線Ｌ２５からアクセスの
度毎に取り込まれ、このうちのプライマリ・キャッシュ
・エントリ・インデックスＬ２５１でスヌープタグＬ２
４をアクセスする。プライマリ・キャッシュ・スヌープ
・エントリ・インデックスＬ２５１は他のプライマリ・
キャッシュ（この説明ではＬ１）をアクセスした論理ア
ドレスと同じ値から取り出されているので、同じエント
リをアクセスすることが出来る。

【０１１０】スヌープタグＬ２４は、図１６（ｂ）に示
すように、状態タグ値Ｌ２４２と論理アドレス値Ｌ２４
１をエントリ毎に格納しており、プライマリ・キャッシ
ュ・スヌープ・エントリ・インデックスＬ２５１で指定
されたエントリのこれらの値を読み出す。状態タグ値Ｌ
２４２はそのエントリの状態を示しており、少なくと
も、そのエントリに格納されている値が有効であるか無
効であるかの情報を含む。また、スヌープタグＬ２４の
状態タグは同じプライマリ・キャッシュＬ２のＣＰＵタ
グＬ２２の状態タグと全く同じ状態を示しており、書換
えの必要が生じた時は同じ状態を表現するように両者に
書き込みが行なわれる。スヌープタグＬ２４の論理アド
レスも同じプライマリ・キャッシュＬ２のＣＰＵタグの
論理アドレスと同じアドレスが格納されており、書換え
の必要が生じた時は同じアドレスを示すように両者を書
き換える。

【０１１１】スヌープタグＬ２４より読み出された論理
アドレス値Ｌ２４１はスヌープ論理アドレス線Ｌ２５の
うちのプライマリ・キャッシュ論理ページ番号上位Ｌ２
５２とアドレス比較器Ｌ２４３で比較される。この比較
結果が偽であるかスヌープタグＬ２４より読み出された
状態タグ値Ｌ２４２が無効を示しているかのいずれかで
あれば、プライマリ・キャッシュＬ２は論理キャッシュ
バスＬ３５上に示されたアドレスに対応するデータのコ
ピーを持っていない（スヌープミス）と判定され、一貫
性保持のための動作は行なわれない。

【０１１２】一方、比較器Ｌ２４３の比較結果が真であ
り、スヌープタグＬ２４より読み出された状態タグ値Ｌ
２４１が有効を示していれば、プライマリ・キャッシュ
Ｌ２は論理キャッシュバスＬ３５上に示されたアドレス
に対応するデータのコピーを持っている（スヌープヒッ
ト）と判定され、一貫性保持のための動作が引き起こさ
れる。この様にスヌープ動作はＣＰＵからのアクセスと
は別のタグを用いて並行して行なわれるので、独立に行
なうことが出来る。

【０１１３】図１７は２つのセカンダリ・キャッシュＳ
１，Ｓ２とメモリバス３に注目した図である。以下、図
９に準じてセカンダリ・キャッシュ内部とセカンダリ・
キャッシュに跨る一貫性保持動作を説明する。

【０１１４】論理キャッシュバスＬ３５上に提示された
論理アドレスはアクセスの度毎にアクセス論理アドレス
線Ｓ１０１に取り込まれる。アクセス論理アドレスＳ１
０１うちのセカンダリ・キャッシュ・エントリ・インデ
ックスＳ１０２はアクセス・タグＳ１２とデータ本体Ｓ
１４をアクセスする。同時にアクセス論理アドレスＳ１
０１のうちの論理ページ番号Ｓ１１５はキャッシュミス
に備えてＭＭＵＳ１５でアドレス変換が施され、アク
セス論理アドレスＳ１０１のうち、セカンダリ・キャッ
シュ論理ページ番号エントリ・インデックスＳ１１３が
論理アドレスレジスタＳ１７に、ページ内オフセットＳ
１１０がオフセットレジスタＳ１８に各々格納される。

【０１１５】アクセス・タグＳ１２は図１８（ａ）に示
すように、状態タグ値Ｓ１２２と論理アドレスタグ値Ｓ
１２１をエントリ毎に格納しており、セカンダリ・キャ
ッシュ・エントリ・インデックスＳ１０２で指定された
エントリのこれらの値を読み出す。状態タグ値Ｓ１２２
はエントリの状態を示しており、少なくとも、そのエン
トリに格納されている値が有効であるか無効であるかの
情報を含む。論理アドレスタグ値Ｓ１２１はそのエント
リに格納されているデータが存在する主記憶上のアドレ
スにマッピングされている論理アドレスが格納されてい
る。複数のアドレスマッピングを持ち得るシステム（マ
ルチ・バーチャル・システム）では単に論理アドレスの
みならず、マッピング識別子またはプロセス識別子を含
むこともあるが、本実施例では省略する。

【０１１６】アクセスタグＳ１２より読み出された論理
アドレスタグ値Ｓ１２１は論理アドレスＳ１０１のうち
セカンダリ・キャッシュ論理ページ番号上位Ｓ１１４と
アドレス比較器Ｓ１２３で比較される。この比較結果が
真（アドレスが一致している）であり、アクセスタグＳ
１２より読み出された状態タグ値Ｓ１２２が有効を示し
ていればセカンダリ・キャッシュはヒットしたと判定さ
れ、データ本体Ｓ１４へのアクセスが正常に行なわれ
る。

【０１１７】しかし、アドレス比較器Ｓ１２３の比較結
果が偽であるかまたは状態タグ値Ｓ１２２が無効を示し
ていれば、セカンダリ・キャッシュはミスしたと判定さ
れる。セカンダリ・キャッシュがミスしたと判定された
場合、あるいは、他のセカンダリ・キャッシュと共有の
可能性がある旨を状態タグ値Ｓ１２２が示しているデー
タに変更を行なう場合は、セカンダリ・キャッシュのア
クセスは終了せず、メモリバス３にアクセスを行なう。

【０１１８】ＭＭＵＳ１５でのアドレス変換が終了
し、メモリバス３の使用権が得られると、変換された物
理ページ番号Ｓ１５１とオフセットレジスタＳ１８に保
持されていたページ内アドレスを連接し、メモリバス３
上に物理アドレスバス３２に出力する。同時に論理アド
レスレジスタＳ１７に保持されていたセカンダリ・キャ
ッシュ論理ページ番号エントリ・インデックスがメモリ
・バス上の論理アドレスバス３３に出力される。

【０１１９】メモリ・バス３にアクセスが開始される
と、メモリ・バス３に接続された全てのセカンダリ・キ
ャッシュはスヌープ動作を開始する。この説明ではセカ
ンダリ・キャッシュ２のスヌープ動作について説明する
が他のセカンダリ・キャッシュも同様の動作を行なう。
メモリ・バス３上の物理アドレス３２と論理アドレス３
３はアクセスの度毎にスヌープ物理アドレス線Ｓ２９と
スヌープ論理アドレス線Ｓ２９６に取り込まれる。スヌ
ープ物理アドレス線Ｓ２９のうちページ内エントリ・イ
ンデックスＳ２９２とスヌープ論理アドレスＳ２９６上
のセカンダリ・キャッシュ論理ページ番号エントリ・イ
ンデックスを連接したセカンダリ・キャッシュ・スヌー
プ・エントリ・インデックスＳ２０３によってスヌープ
タグＳ２３をアクセスする。ページ内エントリ・インデ
ックスＳ２９２はアドレス変換の対象とならないページ
内オフセットの一部であり、バスアクセスのアドレス発
行元であるセカンダリ・キャッシュＳ１のアクセスに用
いられた論理アドレスＳ１０１のページ内エントリ・イ
ンデックスＳ１１２に等しいので、このセカンダリ・キ
ャッシュ・スヌープ・エントリ・インデックスＳ２０３
はアドレス発行元であるセカンダリ・キャッシュ１のア
クセスタグＳ１２をアクセスしたセカンダリ・キャッシ
ュ・エントリ・インデックスＳ１０２に等しい。この様
にアドレス逆変換を行なうこと無く発行元ＣＰＵと同じ
エントリ・インデックスを得ることが出来る。

【０１２０】スヌープ・タグＳ２３は図１８（ｂ）に示
すように、状態タグ値Ｓ２３２と物理アドレスタグ値Ｓ
２３１をエントリ毎に格納しており、セカンダリ・キャ
ッシュ・スヌープ・エントリ・インデックスＳ２０３で
指定されたエントリのこれらの値を読み出す。状態タグ
値Ｓ２３２はそのエントリの状態を示しており、少なく
とも、そのエントリに格納されている値が有効であるか
無効であるかの情報を含む。また、状態タグＳ２３は同
じセカンダリ・キャッシュＳ２のアクセスタグＳ２２の
該当するエントリの状態タグと同じ状態を示しており、
書換えの必要が生じた時は同じ状態を表現するように両
者に書き込みが行なわれている。一方、物理アドレスタ
グ値Ｓ２３１にはそのエントリに格納されているデータ
に対応する主記憶上の物理アドレスが格納されている。

【０１２１】スヌープタグＳ２３より読み出された物理
アドレスタグ値Ｓ２３１とスヌープ物理アドレスＳ２９
のうちの物理ページ番号Ｓ２９５をアドレス比較器Ｓ２
３３で比較する。この比較結果が偽であるかスヌープタ
グＳ２３より読み出した状態タグ値２３２が無効を示し
ていれば、このセカンダリ・キャッシュＳ２はメモリ・
バス３上に指定されたアドレスに対応するデータのコピ
ーを持っていない（スヌーブミス）と判定され、一貫性
保持のための動作は行なわれない。

【０１２２】一方、比較器Ｓ２３３の比較結果が真であ
り、スヌープダグＳ２３より読み出された状態タグの値
Ｓ２３２が有効を示していれば、このセカンダリ・キャ
ッシュはメモリ・バス３上に示されたアドレスに対応す
るデータのコピーを持っている（スヌープヒット）と判
定され、一貫性保持のための動作が引き起こされる。

【０１２３】更に、状態タグ値Ｓ２３２が、セカンダリ
・キャッシュＳ２は論理キャッシュバスＬ３６を介して
接続されているプライマリ・キャッシュＬ４、Ｌ５にも
現在スヌープの対象となっているデータが存在している
可能性がある旨を示している場合は、プライマリ・キャ
ッシュＬ４、Ｌ５にも一貫性保持のための動作が必要で
ある旨を伝達する。プライマリ・キャッシュＬ４、Ｌ５
に与えるアドレスは論理アドレスであるので、以下のよ
うに論理アドレスを生成する。

【０１２４】セカンダリ・キャッシュＳ２からプライマ
リ・キャッシュＬ４、Ｌ５へアドレスを伝達する時はセ
カンダリ・キャッシュＳ２への論理キャッシュバスＬ３
６からのアクセスが有っても終了を待たずアクセスを中
断させる。このため、セカンダリ・キャッシュＳ２のア
クセスタグＳ２２がスヌープ側からアクセス可能とな
る。そこで、セカンダリ・キャッシュ・スヌープ・エン
トリ・インデックスＳ２０３でアクセスタグＳ２２をア
クセスし、現在アクセスの対象となっているデータの論
理アドレスのセカンダリ・キャッシュ論理ページ番号上
位をアクセスタグＳ２２の論理アドレスタグ値Ｓ２２１
から得る。セカンダリ・キャッシュ論理ページ番号上位
と、タグアクセスに用いたセカンダリ・キャッシュ・エ
ントリ・インデックスＳ２０３と、メモリバス３上から
得たラインオフセットＳ２９１とを連接することで、メ
モリ・バス３のアクセス発行元であるセカンダリ・キャ
ッシュＳ１で用いられた論理アドレスＳ１０１を生成論
理アドレスＬ１０１上に生成することができる。

【０１２５】なお、同じ物理アドレスを異なる論理アド
レスで共有する場合は、共有する論理アドレスのセカン
ダリ論理ページ番号エントリ・インデックスを同じビッ
トパターンにすることで、エイリアスの問題を回避す
る。この様な制約を設けることで、異なる論理アドレス
でアクセスされても同じエントリにマッピングされるの
でエイリアスの問題を回避できる。この共有に関する制
約は、共有する論理アドレスの間に設けられる制約であ
り、マッピングされる物理アドレスのページ番号は各々
の論理アドレスと独立に決定することができるので、主
メモリ上の利用効率の低下や不必要な追い出しの発生に
伴う処理効率の低下の問題を引き起こさない。

【０１２６】この制約に従えば、共有を行なう論理アド
レスは論理キャッシュでは同じエントリを取り合うの
で、同じ論理キャッシュバスに接続されているセカンダ
リ・キャッシュと複数のプライマリ・キャッシュは同じ
物理アドレスであればスヌープによって同じ論理アドレ
スに統一されるので論理キャッシュバスＬ３６上に出力
する論理アドレスは１つで良い。一方、複数のセカンダ
リ・キャッシュの間は物理アドレスで結合されているの
で、異なる論理アドレスを保持することが出来るが、生
成論理アドレスＬ２０１はセカンダリ・キャッシュＳ２
が保持している論理アドレスをアクセスタグＳ２２から
生成するので、アクセス発行元のセカンダリ・キャッシ
ュＳ１で用いられた論理アドレスと異なる論理アドレス
をセカンダリ・キャッシュＳ２が保持していても正しく
スヌープ動作を行なうことができる。

【０１２７】なお、本発明の有効性は以上の実施例に制
限されるものではなく、キャッシュサイズがページサイ
ズより大きければ有効である。その他、本発明は上記実
施例にのみ限定されず、要旨を変更しない範囲で適宜変
形して実施できる。

【０１２８】

【発明の効果】この発明によれば、アドレスの逆変換機
構を設けることなく、また、シノニムの回避に余分の時
間を必要とすることなく、さらには論理アドレスと物理
アドレスのマッピングに関して何ら制約を設けることな
く、ページサイズを越える深さを持つ論理キャッシュを
実装することが可能となる。また、論理キャッシュを用
いることが可能となるので、少ないクロック数でロード
命令を実行できるようになり、パイプラインの乱れが小
さいＣＰＵを設計することが可能となる。さらに、論理
アドレスと物理アドレスのマッピングに制約がないの
で、主記憶の利用効率を損なうことなく論理アドレスキ
ャッシュを使用することもできる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わるマルチプロセッ
サシステムのキャッシュメモリの概略構成を示すブロッ
ク図。

【図２】第１の実施例に用いた論理アドレス、物理アド
レスのビットフィールド区分を示す図。

【図３】第１の実施例の概略構成を示すブロック図。

【図４】第１の実施例の動作を説明するための図。

【図５】第１の実施例に係わるマルチプロセッサシステ
ムのキャッシュメモリのタグメモリの構成を示すブロッ
ク図。

【図６】本発明の第２の実施例に係わるマルチプロセッ
サシステムの概略構成を示すブロック図。

【図７】第２の実施例に用いたセカンド・キャッシュ・
メモリの概略構成を示すブロック図。

【図８】第２の実施例に用いた論理アドレス、物理アド
レスのビットフィールド区分を示す図。

【図９】第２の実施例のセカンドキャッシュの動作を説
明するための図。

【図１０】第２の実施例に用いたセカンド・キャッシュ
・メモリのタグの構成を示すブロック図。

【図１１】本発明の第３の実施例に係わるマルチプロセ
ッサシステムの概略構成を示すブロック図。

【図１２】第３の実施例に用いたプライマリ・キャッシ
ュ・メモリの概略構成を示すブロック図。

【図１３】第３の実施例に用いたセカンダリ・キャッシ
ュ・メモリの概略構成を示すブロック図。

【図１４】第３の実施例に用いた論理アドレス、物理ア
ドレスのビットフィールド区分を示す図。

【図１５】第３の実施例のプライマリ・キャッシュの動
作を説明するための図。

【図１６】第３の実施例に用いたプライマリ・キャッシ
ュ・メモリの構成を示すブロック図。

【図１７】第３の実施例のセカンダリ・キャッシュの動
作を説明するための図。

【図１８】第３の実施例に用いたセカンダリ・キャッシ
ュ・メモリのタグの構成を示すブロック図。

【符号の説明】

11,21,41,51,61,71 …ＣＰＵ、1, 2, 4, 5, 6, 7…キャ
ッシュメモリ、101,201 …ＣＰＵ論理アドレス線、110,
210 …ページ内オフセット、111,211 …ライン内オフセ
ット、112,212 …ページ内エントリ・インデックス、11
3,213 …論理ページ番号エントリ・インデックス、114,
214 …論理ページ番号上位、115,215 …論理ページ番
号、102,202 …ＣＰＵエントリ・インデックス、12，22
…ＣＰＵタグ・メモリ、121,221 …論理アドレスタグ
値、122,222 …状態タグ値、123,223 …アドレス比較
器、103,203 …スヌープ・エントリ・インデックス、1
3, 23…スヌープ・タグ・メモリ、131,231 …物理アド
レスタグ値、132,232 …状態タグ値、133,233 …アドレ
ス比較器、14, 24 …データ本体格納メモリ、141,241
…データ値、15, 25 …ＭＭＵ、151,251 …物理ページ
番号、16, 26 …内部バス、17, 27 …論理アドレスレ
ジスタ、18, 28 …オフセットレジスタ、19, 29…スヌ
ープ物理アドレス線、191,291 …ラインオフセット、19
2,292 …ページ内エントリ・インデックス、195,295 …
物理ページ番号、196,296 …スヌープ論理アドレス線、
3 …バス、30…バス調停器、31…データバス、32…物理
アドレスバス、33…論理アドレスバス、35, 36…キャッ
シュ・バス、352,362 …物理アドレスバス、353,363 …
論理アドレスバス、81, 82…セカンド・キャッシュ、81
1,821 …物理アドレス線、8111,8211 …セカンド・キャ
ッシュ・エントリ・インデックス、8112,8212 …セカン
ド・キャッシュ物理ページ番号上位、812,822 …セカン
ド・キャッシュ・アクセスタグ、8121,8123,8125,812
7 …セカンド・キャッシュ状態タグ値、8221,8223,822
5,8227 …セカンド・キャッシュ状態タグ値、8122,812
4,8126,8128 …セカンド・キャッシュ物理アドレスタグ
値、8222,8224,8226,8228 …セカンド・キャッシュ物理
アドレスタグ値、812A,812B,812C,812D…セカンド・キ
ャッシュ・アドレス比較器、822A,822B,822C,822D …セ
カンド・キャッシュ・アドレス比較器、813,823 …セカ
ンド・キャッシュ・データ本体、814,824 …セカンド・
キャッシュ・スヌープ・タグ、8141,8143,8145,8147 …
セカンド・キャッシュ状態タグ値、8241,8243,8245,824
7 …セカンド・キャッシュ状態タグ値、8142,8144,814
6,8148 …セカンド・キャッシュ物理アドレスタグ値、8
242,8244,8246,8248 …セカンド・キャッシュ物理アド
レスタグ値、814A,814B,814C,814D …セカンド・キャッ
シュ・アドレス比較器、８２４Ａ，８２４Ｂ，８２４
Ｃ，８２４Ｄ…セカンド・キャッシュ・アドレス比較
器、８１５，８２５ …セカンド・キャッシュ・スヌー
プアドレス線、8151,8251 …セカンド・キャッシュ・エ
ントリ・インデックス、8152,8252 …セカンド・キャッ
シュ物理ページ番号上位、816,826 …論理ページ番号エ
ントリ・インデックス伝達経路、83…メモリ・バス、83
0 …バス調停器、831 …データバス、832 …物理アドレ
スバス、833 …論理アドレスバス、9 …主メモリ、L1,L
2,L4,L5,L6,L7 …プライマリ・キャッシュ、L11,L21 …
論理アドレス線、L111,L211 …プライマリ・キャッシュ
・エントリ・インデックス、L112,L212 …プライマリ・
キャッシュ論理ページ番号上位、L12,L22 …ＣＰＵタ
グ、L121,L221 …論理アドレス値、L122,L222 …状態タ
グ値、L123,L223 …アドレス比較器、L13, L23…データ
本体、L14, L24…スヌープタグ、L141,L241 …論理アド
レス、L142,L242 …状態タグ値、L143,L243 …アドレス
比較器、L15, L25…スヌープ論理アドレス線、L151,L25
1 …プライマリ・キャッシュ・スヌープ・エントリ・イ
ンデックス、L152,L252 …プライマリ・キャッシュ論理
ページ番号上位、L35, L36, L37 …論理キャッシュ・バ
ス、L350,L360,L370…バス調停器、L351,L361,L371…デ
ータ・バス、L353,L363,L373…論理アドレスバス、S1,
S2,S4…セカンダリ・キャッシュ、L101,L201 …論理ア
ドレス伝達経路、S101,S201…アクセス論理アドレス
線、S102,S202 …セカンダリ・キャッシュ・エントリ・
インデックス、S103,S203 …セカンダリ・キャッシュ・
スヌープ・エントリ・インデックス、S110,S210 …ペー
ジ内オフセット、S111,S211 …ライン内オフセット、S1
12,S212 …ページ内エントリ・インデックス、S113,S21
3 …セカンダリ・キャッシュ論理ページ番号エントリ・
インデックス、S114,S214 …セカンダリ・キャッシュ論
理ページ番号上位、S115,S215 …論理ページ番号、S12,
S22…アクセス・タグ・メモリ、S121,S221 …論理アド
レスタグ値、S122,S222 …状態タグ値、S123,S223 …ア
ドレス比較器、S13, S23…スヌープ・タグ・メモリ、S1
31,S231 …物理アドレスタグ値、S132,S232 …状態タグ
値、S133,S233 …アドレス比較器 S14, S24…データ本体格納メモリ、S141,S241 …データ
値、S15, S25…ＭＭＵ、S151,S251 …物理ページ番号、
S16, S26…内部バス、S17, S27…論理アドレスレジス
タ、S18, S28…オフセットレジスタ、S19, S29…スヌー
プ物理アドレス線、S191,S291 …ラインオフセット、S1
92,S292 …ページ内エントリ・インデックス、S195,S29
5 …物理ページ番号、S196,S296 …スヌープ論理アドレ
ス線。

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサに対し論理アドレスで
アクセスされるキャッシュメモリをそれぞれ接続すると
ともに、各キャッシュメモリに対し接続手段を介して前
記各プロセッサのいずれからもアクセス可能な共有メモ
リを接続するようにしたマルチプロセッサシステムにお
いて、前記各キャッシュメモリは、前記プロセッサより出力さ
れる論理アドレスを物理アドレスに変換する変換手段、
前記プロセッサより出力される論理アドレスが対応する
キャッシュメモリ内にあるか否かを判定する手段、前記
接続手段より入力される物理アドレスと論理アドレスを
監視し対応するキャッシュメモリの内容の一貫性保持が
必要か否かを判定する手段を具備したことを特徴とする
マルチプロセッサシステム。
【請求項２】複数のプロセッサに対し論理アドレスで
アクセスされる第１のキャッシュメモリをそれぞれ接続
するとともに、前記プロセッサを複数組に分け各組のプ
ロセッサに接続される各第１のキャッシュメモリに対し
第１の接続手段を介して物理アドレスでアクセスされる
第２のキャッシュメモリをそれぞれ接続し、さらに各第
２のキャッシュメモリに対し第２の接続手段を介して前
記各プロセッサのいずれからもアクセス可能な共有メモ
リを接続するようにしたマルチプロセッサシステムにお
いて、前記各第１のキャッシュメモリは、前記プロセッサより
出力される論理アドレスを物理アドレスに変換する変換
手段、前記プロセッサより出力される論理アドレスが対
応する第１のキャッシュメモリ内にあるか否かを判定す
る手段、前記第１の接続手段より入力される物理アドレ
スと論理アドレスを監視し対応する第１のキャッシュメ
モリの内容の一貫性保持が必要か否かを判定する手段を
有し、前記各第２のキャッシュメモリは、前記第１の接続手段
より入力される物理アドレスが対応する第２のキャッシ
ュメモリ内にあるか否かを判定する手段、前記第２の接
続手段から入力された物理アドレスをを監視し対応する
第２のキャッシュメモリの内容の一貫性保持が必要か否
かを判定する手段を有することを特徴とするマルチプロ
セッサシステム。
【請求項３】複数のプロセッサに対し論理アドレスで
アクセスされる第１のキャッシュメモリをそれぞれ接続
するとともに、前記プロセッサを複数組に分け各組のプ
ロセッサに接続される各第１のキャッシュメモリに対し
第１の接続手段を介して論理アドレスでアクセスされる
第２のキャッシュメモリをそれぞれ接続し、さらに各第
２のキャッシュメモリに対し第２の接続手段を介して前
記各プロセッサのいずれからもアクセス可能な共有メモ
リを接続するようにしたマルチプロセッサシステムにお
いて、前記各第１のキャッシュメモリは、前記プロセッサより
出力される論理アドレスが対応する第１のキャッシュメ
モリ内にあるか否かを判定する手段、前記第１の接続手
段より入力される論理アドレスを監視し対応する第１の
キャッシュメモリの内容の一貫性保持が必要か否かを判
定する手段を有し、前記各第２のキャッシュメモリは、前記第１の接続手段
上の論理アドレスを物理アドレスに変換する変換手段、
前記第１の接続手段より入力される論理アドレスが対応
する第２のキャッシュメモリ内にあるか否かを判定する
手段、前記第２の接続手段から入力された物理アドレス
と論理アドレスを監視し対応する第２のキャッシュメモ
リの内容の一貫性保持が必要か否かを判定する手段を有
することを特徴とするマルチプロセッサシステム。