PT81215B - Memoria de reserva com sistema de transmissao canalizado partilhado por multiprocessadores - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 63
- 230000005540 biological transmission Effects 0.000 title claims description 27
- 238000012545 processing Methods 0.000 claims abstract description 38
- 230000004044 response Effects 0.000 claims description 27
- 230000001143 conditioned effect Effects 0.000 claims description 10
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 claims description 8
- 102100036065 Protein pitchfork Human genes 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 230000006870 function Effects 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 5
- 238000012546 transfer Methods 0.000 claims description 5
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 2
- 230000003750 conditioning effect Effects 0.000 claims 3
- 230000005465 channeling Effects 0.000 claims 1
- 230000000977 initiatory effect Effects 0.000 claims 1
- 101800000089 Movement protein P3N-PIPO Proteins 0.000 description 18
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- LHMQDVIHBXWNII-UHFFFAOYSA-N 3-amino-4-methoxy-n-phenylbenzamide Chemical compound C1=C(N)C(OC)=CC=C1C(=O)NC1=CC=CC=C1 LHMQDVIHBXWNII-UHFFFAOYSA-N 0.000 description 1
- 108091006146 Channels Proteins 0.000 description 1
- 101100407657 Mus musculus Pgc gene Proteins 0.000 description 1
- 101100103010 Schizosaccharomyces pombe (strain 972 / ATCC 24843) wss2 gene Proteins 0.000 description 1
- 230000001447 compensatory effect Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Multi Processors (AREA)
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Description
DESCRIÇÃO DOS DESENHOS
A Figura 1 é um diagrama de blocos de um sistema que inclui o aparelho da presente invenção.
A Figura 2 é um diagrama de
blocos de um dos subsistemas centrais da Figura 1, cons. truído de acordo com a presente invenção.
As Figuras 3a a 3c mostram com maior detalhe os circuitos de temporização de sincronismo e controlo da Figura 2.
A Figura 4 é um diagrama de temporização de sincronismo usado para explicar o funcionamento do aparelho da presente invenção.
DESCRIÇÃO DO SISTEMA DA FIGURA 1
A Figura 1 mostra um sistema de processamnto de dados por multiprocessador (10) que inclui uma pluralidade de subsistemas (14) a (30) que ligam em comum a um enlace de sistema (12). Os subsistemas ilustrativos incluem uma pluralidade de subsistemas centrais (14) a (16) uma pluralidade de subsistemas de memória (20) a (28) e um subsistema periférico (3θ)·
Cada subsistema inclui uma área de interface que possibilita à unidade ou unidades a ela ligadas transmitir ou receber pedidos sob a forma de comandos, interrupções, da dos ou respostas/estado a outra unidade no enlace de sistema (12) duma maneira assíncrona. Quer dizer, pode-se supor que cada área de interface inclui circuitos lógicos de interface de enlace, tais como os divulgados na patente dos E.U. No.3.995*258, intitulada "Data Processing System Having a Data Integrity Technique" (sistema de rrocessamento de ^ados tendo uma Técnica de Integri· dade dos Dados), inventada por George J. Barlow.
A organização de cada um dos
sistemas centrais (14) a (16) é a mesma. Â figura 2 mostra sob a forma de diagrama de blocos o subsistema central 14 organizado de acordo com a presente invenção.
0 subsistema (14) inclui um par de subsistemas de unidade de processamento central (UPO) (14-2) e (14-4), ligados para partilhar um subsistema de reserva (14-6). O subsistema de reserva (14-6) liga ao enlace de sistema (12) através dum subsistema de primeiro a entrar, primeiro a sair (PIPO) (14-10) que pode ser considerado como estando dentro da área do interface(l4-l).
Gomo se vê na Pigura 2, ambos os subsistemas UPG(l4-2) e (14-4) são idênticos em constru ção. Isto é, cada subsistema UPG inclui uma unidade de processamento central (UPG) de 32 bits (isto é, as UPGs (14-20) e (14-40), e uma unidade de gestão de memória virtual (VTdHtT = "virtual memory management unit") isto é, VKiíU(l4-26) e (14-46) para traduzir os endereços virtuais das UPGs em endereços físicos para apresentação ao subsistema de reserva (14-6) como parte dos pedidos de memória. Também, cada subsistema de UPC inclui uma
memória só de leitura (ROS = ”read only store") e um regis to de saida de dados da ROS de 16 bits (RDR) (isto é,
ROS (14-24), (14-44) e RDR (14-25), (14-45).
No começo de cada ciclo, cada ROS está condicionada a ler de saída uma palavra de micro-instrução de 16 bits para o seu registo (RDR) de saida de dados, que define o tipo de operação a ser executado durante o ciclo (passo/bloco de "firmware”, i.e., de suporte lógico inalterável de microprogramaçaõ). Os circuitos de marcação de tempo de cada subsistema de URC (i.e., os circuitos (14-22) e (14-42) estabelecem a temporização de reserva (14-6), como aqui explicado. Os elementos de cada subsistema de UPG podem ser construídos a partir de pastilhas de circuitos integrados normais.
Como se vê na Figura 2, o subsis tema de reserva (14-6) está organizado numa secção de geração de endereço de fonte e em dois escalões separados de sistema canalizado, cada um com os seus proprios circuitos de descodificação e controlo. A secção de geração de endereço de fonte inclui os blocos (14-62) e (14-64) que executai as funções de selecção e incrementação de endereços da fonte. O primeiro escalão de sistema canalizado é um escalão de endereço e inclui os circuitos dos blocos (14-66) a (14-76), dispostos como se mostra.
Este escalão executa as funções de engatamento do endereço de fonte gerado e de busca em directorio e comparação de impactes de acerto. O primeiro escalão do sistema de transmissão canalizado fornece como saida informações sob a forma de um numero de nivel de e um endereço da coluna. As operações do primeiro escalão do sistema canalizado são marcados por sinais de temporização de sincronismo gerados pelos circuitos de tem
πι
porização e controlo do bloco (14-60).
Ls informações provenientes do primeiro escalão são imediatamente passadas ao segundo escalão do sistema canalizado, deixando o primeiro escalão disponível para o pedido seguinte da fonte. 0 segundo escalão do sistema canalizado é um esclão de dados e inclui os circuitos dos blocos (14-80) a (14-96) , dispostos como mostrado. Este escalão realiza as funções de dar acesso aos dados pedidos vindo das memórias compensadoras (14-88) e (14-90), ou de substituir/armazenar dados por dados recebidos do subsistema PIPO(14-10). Assim, o segundo escalão do sistema canalizado fornece uma palavra de dados de 36 bits para transferencia para um dos subsistemas de EPC. Mais uma vez, as operações do segundo escalão do sistema canalizado são marcadas por sinais de temporização de sincronismo gerados pelos circuitos de tempo, rização e controlo do bloco (14-60).
Os diferentes blocos do primeiro e segundo escalões do sisitema canalizado são construí dos com circuitos integrados normais, tais como os descritos no "The TTL Data Book, Volume 3” (0 livro de Dados sobre Lógica Transistor-Transistor Vol. 3) j Cppyright 1984, por Texas Instruments Inc. e no "Advanced Micro Devices Programmable Array Logic Handbook" (Manual de Lógica de Matriz Programável de Micro-Dispositivos Avançados) , Copyrigt 1983, por Advanced Micro Devices, INC.
Por exemplo, o circuito selector de endereços do bloco (14-62) é construído com dois conjuntos de seis pastilhas multiplexadoras 74-AS857 cascata para seleccionar um de quatro endereços. 0 muiti plexador de permuta dinâmica do bloco (14-92) é construído com pastilhas do mesmo tipo. Os engates dos blocos (14-68) e (14-72) são construídos com pastilhas de engata
. V??..
mento tipo D 74AS84J. Os circuitos de multiplexador de permuta e registo de dados do bloco (14-/0) são construí dos com um elemento de lógica de matriz programável de relógio simples, tal como a peça componente número AMBA 16S6A, fabricada pela Advanced Iíicro Devices, INC.
As memórias de directorio (14-/4) e (14-/6) são construídos eom circuitos comparadores de endereços de reserva de fracções de 8 bits, que têm o numero de peça componente TMS2150JL, fabricados pela Texas Instruments Incorporated.
Os registos de endereços e dados (14-80) a (14-84) e (14-94) e (14-96) são construídos com circuitos basculantes no "flip-flop” e interface de 9 bits, que têm o numero de peça componente SN/4AS825, fabricados pela Texas Instruments, Inc. As memórias compensadoras são construídas com pastilhas de memória de 4E x 4 bits, que tem o numero de peça componente, IMS1420 fabricadas pela INKOS Corporation. Os circuitos de incre mento de endereço do bloco (14-64) são construídos com pastilhas AiU aritméticas lógicas normais, designadas pelo número de peça componente /4ÀS181A, e com um elemento lógico de matriz programável, que tem o numero de peça comonente AmPxiI»i6Ii8A, fabricados por Advanced Micro Devices, Inc.
0 primeiro e segundo niveis dos circuitos de registo e descodificação dos comandos do bloco (14-66) e (14-86), respectivamente, utilizam elementos lógicos de matriz programável com marcação de tempo, que têm os numeros de peça componente AmPAL16S4A e AmPALlGRôÀ, fabricados pela Advanced Micro Devices, Inc.
Estes circuitos geram os sinais requeridos de controlo de selecção, leitura e escrita como indicados na Figura 2 (i.,e, os sinais SVAPLT+QO,
SWAPHT+OQ, POLDLT-OL, PILDDT-OL, POiDDPOE, PILDDT-OE). Para mais detalhes, podem ser consultados as equações do Apêndice.
Gomo se vê na Piguar 2, o subsis tema de reserva (14-6) está organizado em secções pares e impares, que permitem que duas palavras de dados sejam simultâneamente acessíveis em resposta a um endereço de memória impar ou par. Para mais infromações sobre este tipo de sistema de endereçamento de reserva, pode ser consultada a Ptaente doq E.U. No.4.378.591» que esta atribuída ao mesmo titular aqui mencionado.
A Figura 2 também mostra sob a forma de blocos o subsistema PIPO(14-10), que inclui os circuitos PIPO de controlo e registo de tempo de sincronização do bloco (14-11), que liga a um registo de endereços de substituição (14-12) e ao enlace de sistema (12). 0 subsistema PIP0(l4-10) recebe todas as informações transferidas entre dois subsistemas quaisquer no enlace de sistema (12). Quando a informação é para actualizar dados na memória principal, a informação é codificada para indicar essa operação de actualização ou substituição. 0 subsistema PIPO (14-10) também recebe quaisquer novos dados resultantes dum pedido de memória que seja enviado ao enlace do sistema (12) pelo subsistema de reserva (14-6). Tanto os dados de actualização como os dados novos são armazenados como pedidos no interior duma memória compensadora incluída no subsistema!. (14-10). Os circuitos de controlo PIPO descodificam cada pedido e iniciam os ciclos de funcionamento apropriados que resultam no facto do endereço de dados e comandos serem aplicados a diferentes partes do subsistema de reserva (14-6), como visto na Pigura 2.
-14[II
Para a finalidade da presente
invenção o subsistema PIFO pode ser considerado convencional no seu projecto e tomar a forma dos circuitos PIFO
revelados na Patente dos E.U. Νο.4.195·5^°j que está atribuída ao mesmo titular aqui mencionado.
A temporização básica de sincronismo para cada um dos subsistemas da Figura 2 é estabelecida pelos circuitos de temporização e controlo do bloco (14-60). De acordo com a presente invenção, esse controlo permite a partilha, isenta de interferências”, do subsistema de reserva (14-6) pelos subsistemas de ΌΡΟ (14-2) e (14-4) e subsistema FIF0(14-10). Os circuitos do bloco (14-60) são mostrados com maior detalhe nas Figuras 3a e 3c. A Figura 3a mostra os circuitos logicos de selacção de endereços do bloco (14-600), que geram os sinais de controlo PTOSEL+OO, PT1SEL+00, SLPIÁD-bOQ e SLFPAD+OO. Estes sinais são gerados em resposta aos sinais de pedido de reserva de ΌΡΟ P0RDQ2+10 e PIHD02+10 dos subsistemas ΌΡΟ (14-2) e (14-4), aos sinais de "ocupado" da porta de ΌΡΟ PT0BSY-00 e PTLBSY-00 da afea de interface (14-1), aos sinais de PIFO FIUPDT+OO e FISHBAfOO do subsistema FIFO (14-10), e aos sinais de temporização de endereço TM1AD2+00 e TK3AB4+00 dos circuitos de temporização do bloco (14640). Estes sinais condicionam o selectfflr de endereços (14-52) e seleccionar um dos subsistemad (14-2), (14-4) e (14-10) como fonte de endereço de pedido.
Gomo se vê na Figura ga, os circuitos incluem as portas E14-602 a (14-608) e a porta OU (14-610). Também a Figura mostra a posição de bit 2 dos registos PDR(l4-25) e (14-45)j θ a parte do bloco FIFO (14-11), incluindo uma porta E (14-112) que gera os sinais FIUPDT+OO e FISHBA+OO.
 Figura 3b mostra os circuitos de marcação de tempo do sistema canalizado do blodo (14-620). Estes circuitos definem os diferentes tipos de ciclos de memória de reserva que podem iniciar arranque do sistema canalizado, que resulta na geração do sinal STPIPE+OO. 0 sinal STPIPE+OO condiciona um registo com marcação de tempo (14-632) que gera uma sequência de sinais predeterminada em resposta a cada pedido.
Com maior detalhe, cada uma das portas SÃO-E (14-622) a (14-628) fornece um sinal que indica um tipo de actividade requerido por um ods subsistemas da Figura 2. Isto, é, os sinais P0CARD-00 e PICARDjCO, respectivamente, indicam um pedido de reserva para serviço pelo subsistema UPCO (14-2/) e subsistema UPC1 14-4, enquanto os sinais FISEBA-10 e FIUPDT-IQ indicam pedidos de reserva para serviço pelo subsistema FIFO (14-10). Estes pedidos podem ser resumidos como segue:
1. CICLO DE LEITURA UPCO
Tem lugar uma leitura UPCO em resposta a um pedido de reserva iniciado pelo ROS (14-24) (i.e., o sinal P0RD02-í-10=1) durante um primeiro intervalo/ periodo de tempo (i.e., o sinal TIMEO1+OO)=1) quando a porta 0 da UPC(dentro do interface) (14-1) não está ocupada (i.e., o sinal PT0BSY-10=l). 0 endereço fornecido pelo
subsistema UPC0(14-2) é fornecido ao primeiro esclão do sistema canalizado e o directório é lido. Quando é detectado um impacte de acerto, indicando que os dados pedidos estão armazenados na compensadora de dados, a compensadora é lida e os dados são sincronizados para o registo de dados
da UPCO. Qunado é detectado um não-acerto,a porta da
UPCO passa a ocupada, o pedido é enviado à memória para
ir buscar os dados pedidos.
2. CICLO DE LEITUSA UPC1
Tem lugar uma leitura UPC1 em resposta a um pedido de reserva iniciado pela SOS (14-44) (i.e., o sinal PIRD02+10=l) durante um terceiro interavlo/ periodo de tempo (i.e., o sinal ΤΙΜΞΟ3+ΟΟ+1) quando a porta 1 da UPC dentro do interface (14-1) não está ocupada (i.e., o sinal PT1BSY-1O=1).
3. CICLO BE ENLACE BE SEGUNDA METADE
Tem lugar um ciclo de enlace
de segunda metade em resposta a um primeiro tipo de pedido de reserva iniciado pelo subsistema PIPO(14-1O) para dados pedidos da memória principal ou dum dispositivo 1/0 de entrada /saída, que seja envolvido ao enlace do sistema (12) (i.e., o sinal PISHBÂ=1) durante um primeiro ou terceiro intervalo/periodo de tempo (i.e., o sinal TM10S3+ +00=1) quando o subsistema PIPO (14-10) tem um pedido armazenado (i.e., o sinal PIHAVE + 10=1), Quando o subsistema PIP0(l4-10) fornece dados provenientes dum dispositivo 1/0 ao primeiro escalão do sistema canalizado, os dados passaói através dele sem alterar os estados de quaisquer memórias e são sincronizados para o registo de dados da UPC apropriado. Sda dado proveniente da memória principal é escrito nas compensadoras de dados da reserva e é sincro
nizado para os registos de dados da UPC apropriados.
4. CICLO DE ACTUALIZAÇÃO SE ESCRITA M MEMÓRIA
Tem lugar um ciclo de actualização de escrita na memória em resposta a um segundo tipo de pedido de reserva iniciado pelo subsistema FIFO(14-10) para dados de substituição ou actualização recebidos do enlace de sistema (12) (i.e., o sinal FIUPDT-í-ÔO=l) perante confirmação desses dados )(i.e., o sinal FlACIÍR+OO=l) durante um primeiro ou terceiro intervalo/periodo de tempo (i.e., o sinal TM10R3+00=l) qúando o subsistema PIFO (14-10) tem um pedido armazenado (i.e., o sinal FIHAVEfIO= =l). 0 subsistema FIFO (14-10) fornece dados ao primeiro
escalão do sistema canalizado, do que resulta a leitura da memória de directorio. Quando e detectado um impacto de acerto, cada dado de substituição é escrito na memória compensadora.
Quando qualquer dos sinais P0CARD-00 a FIUPDT-10 é forçado a descer a um Zero de binário, um a porta ITÃO-OU (14-630) (equivalente a uma por ta NÃO-Ξ) força o sinal canalizado de arranque STPIPE__OO a subir para um UM binário.
Este facto condiciona o registo (14-632) a iniciar a contagem em resposta a cada sinal de marcação de tempo MCLOCK+OO. 0 registo (14-652) está ligado como contador em anel, de modo que as saidas do registo são realimentadas a sucessivos escalões de entrada do registo, directamente ou depois de serem invertidas por um circuito inversor (14-634), como mostrado. 0 regis
to (14-652) continua a contar fazendo avançar o impulso carregado no primeiro escalão em resposta a cada ocorrência do sinal de marcação de tempo MCLOCZ-i-OO. Esta operação produz uma sequência de impulsos que corresponde aos sinais de PIPEOÂ+OÂ a PIPEOB-OB. Os sinais de marcação de tempo EGEOCK+OO são gerados por circuitos de temporização por oscilador de cristal, não mostrados, incluídos den tro do bloco (14-600). Os sinais de marcação de tempo MGLOGK+OO são também aplicados como entradas aos circuitos de marcação de tempo de UPG dos blocos (14-22) e (14-42).
A Figura 5c mostra os circuitos do contador mestre e controlo de sincronismo do bloco (14-640) e os circuitos de selecção do ciclo PIPO do bloco (14-660). Os circuitos do bloco (14-640), em resposta ao sinal de marcação de tempo IiCLOCE+OO, geram a necessária sequencia de sinais de temporização TIHEQl-f-00 a ΙΗ10Ρ5*θθ que definem as vários intervalos/periodos de tempo durante os quais o subsistema de reserva (14-6) efectua as operações requeridas para processar os pedidos de reserva do subsistema.
0 contador mestr inclui um regis to (14-650) e as correspondentes portas UãO-E e OU (14-642) e (14-644) a (14-648), respectivamente, ligadas como mostrado. 0 conjunto funciona como um contador em anel que é continuamente incrementafo ou avançado por cada sinal de marcação de tempo HGEOCK+OO. 0 contador mestre aplica sinais de temporização TIKEQI-í-OO e TIKEQ5*0G aos circuitos de controlo de sincronismo do bloco (14-652). Estes cir cuitos geram o sinal POESTER-GQ e o sinal PIHSYN400 que são aplicados à UPCO e aos circuitos de tempo 1 dos blocos (14-22) e (14-24), respectivamente. Odda um desses sinais sincroniza o funcionamento dos circuitos de tempo da UPG com. os circuitos de temporização e controlo do
subsistema de reserva. Kais especificamente, o sinal de sincronismo POMSIN-rOO é aplicado a uma entrada do escalão "flip-flop" de tempo 02 dum registo contador em anel incluído dentro do bloco (14-22), enquanto o sinal de sincronismo P1MSYN+00 é aplicado a uma entrada do escalão "flip-flop” de tempo 02 dum registo contador em anel incluí do dentro do bloco (14-44). Cada um desses sinais, quando presente, permite o avanço dos circuitos de registo de tempo da UPC em períodos de tempo apropriados. Os sinais POIiSPNC+OO e PIIÍSPITC+OO são gerados de modo que ficam decalados um do outro por dois intervalos /períodos de tem po (ver Apendice).
Os circuitos lógicos de selecção de ciclo PIPO do bloco (14-660) incluem um par de portas NãO-OU (14-662) e (14-664) , um par de portàs 55(14-666) e (14-668) ums. porta NÃO-OU (14-670) uma porta NÃO E (EÃO-E) (14-672) e um escalão "flip-flop" de registo tipo 2 com marcação de tempo (14-674), que se ligam em ser rie como mostrado. Estes circuitos geram o sinal de ciclo PIPO CYPIPO+OO e o sinal PIPO SOAPIP+OO durante os interva los/periodos de tempo IIHE02 e TIKEQ4 que sincronizam o funcionamenti do subsistema PIPO 14-10 com o do subsistema de reserva 14-5 conforma aqui explicado.
DESCRIÇÃO DO FUNCIONAMENTO
Com referência às Figuras 1 a 3c, o funcionamento da realização preferida da presente invenção ser' agora descrito com referência ao diagrama de temporização de sincronismo da Figura 4. Admita-se a suposição de que os circuitos de contador em anel dos blocos (14-620) e (14-640) das Figuras 5b e 3c estão a efectuar ciclos ou a funcionar (i.e., a contar em resposta aos sinais de marcação de tempo MCLOCK+OO) e que ambas as memórias R0S(14-24) e (14-44) foram inicializadas para estados pre-determinados. Como previamente mencionado, as palavras de ROS de cada memória ROS são apropriadamente codificadas de modo a fornecer configurações de UHs e ZERCs alternados que definem os ciclos atribuídos aos subs sistemas de UPG (14-2) e (14-4).
Esta codificação é ilustrada na Figura 2, em que a posição de bit 2 de cada palavra de ROS está adequadamente codificada. Na borda de entrada (inicial) do sinal IINE01+00, a palavra de ROS é marcada em tempo no rehisto de dados da ROS da UPC0(14-25). O campo de comando da palavra de ROS é examinado (i.e., os bits 0 e 1). Qunado os bits 0 e 1 são ”10”, isto especifica que o subsistema de reserva (14-6) vai executar um pedido de enlace de sistema em que o dado é escrito ou lido a partir dum dispositivo ligado ao enlace de sistema (12). Supondo que o pedido de reserva especifica uma operação de leitura da memória principal, o subsistema de reserva 14-6 lê a memória de reserva. Nesta altura, o bit 2 de dados da ROS é examinado para estabelecer se a UPCO vai ou não utilizar o ciclo canalizado de reserva que surge a seguir, que corresponde aos periodss de tempo T2 e T3. Quando o bit 2 é um ZERO, isso indica que o subsistema. UPC0(l4-2) não vai usar o ciclo de reserva seContudo, quando o bit 2 é uai UM,
isso indica que o subsistema PCO (14-2) vai usar o ciclo
de reserva seguinte.
guinte.
Vamos supor que os circuitos de porta para o subsistema (14-2)UPCO não estão ocupados a processar um outro pedido de enlace de sistema (i.e., o sinal PTOBSY-1O=1). Como se vê na Figura 3b, a porta NÃO-E (14-622) força o sinal P0CABD-00 a um SEBO, o que obriga a porta NÃO-OU (14-630) a forçar o sinal de arranque canalizado STPIPE 4-00 a um UM binário. Como se vê pela Figura 4, este sinal é valido pelo bordo final do sinal TIME01+00. Isto é, o sinal de arranque canalizado STPIPE+OO, como indicado pela área marcada por informação inválida, é valido até ao bordo inicial do sinal designado como ciclo UPCO na Figura 4.
Há-de também notar-se que durante o tempo em que o sinal STPIPE+OO está a ser gerado, o sinal P0BD02+10, correspondente ao bit 2 da palavra de dados da BOS, juntamente com o sinal de temporização TE1AD2+00 e o sinal de porta ocupada PTOBSY-OO, fazem com que a porta E (14-602) da Figura 3a force o sinal de selecção de endereço PTOSEL+OO a um UM.
Isto condiciona ou configura o selector de endereços (14-62) para seleccionar, como endereço a ser aplicado aos engates impar e par (14-68) e (14 -72), o endereço de 33 bits da VMMU(19-26) da UPCO.
0 sinal de arranque canalizado STPIPE+OO é apliacdo ao contador em anel (14-623) da Figura 3a e marcado em tempo na primeira posição de bit
—22—
ii]
no bordo inicial do segundo sinal de marcação de tempo HCLOCK+OO. Como se vê pela Figura 4, isto tem por resultado a geração do sinal PIPEOA-s-OA.
A primeira ocorrência do sinal de arranque canalizado STPIPB+OO define um ciclo da UPCO.
0 sinal PIPEQA-s-QA é aplicado como entrada de marcação de tempo aos engates impar e par de endereço (14-68) e (14-72). 0 mesmo sinal é aplicado aos circuitos de registo e descodificação do primeiro nível do bloco (14-66) e ao registo de dados do multiplexador de permuta 14-70.
No bordo inicial do sinal PIPEOA+OA, os engates (14-68) e (14-72) são habilitados, e no bodo final do sinal, os engates são condicionados a armazenar o endereço de pedido de reserva garado pela 3WAJ (14-26) da UPCO. Isto é, os engates de endereço par (14-72) armazenam um valorde endereço par previamente incrementado de um pelo circuito de incrementação (14-64) se o endereço original foi impar. 0 valor de endereço impar não incrementado é armazenado nos engates de endereço impar (14-68).
Os conteúdos de endereços impares e pares dos engates (14-68) e (14-72) são aplicados às memórias de directorio impar e par (14-7¾) © (14-76). Supondo que o dado pedido reside em reserva, as memórias de directorio (14-74) e (14-76) dão a leitura da informação de nivel e coluna que designa as localizações nas respectivas memórias compensadoras (14-88) e (14-90) onde o dado pedido reside. Os circuitos de descodificação do bloco (14-66) geram os sinais apropriados da leitura do directorio, que são marcados em tempo no registo de saida lógica de matriz programável, em resposta ao sinal PIPEOA+OA. Isto completa as operações efectuadas pelo primeiro escalão do sistema canalizado.
Como se vê pela Pigura 4, as
informações de nivel de coluna de directorio são carregadas no registo de endereços impares e pares (14-80) e (14-84) do segundo escalão do sistema canalizado, no bordo inicial do sinal PIPEOB+OA. Este sinal é gerado pelo contador em anel (14-632) em resposta ao terceiro sinal de marcação de tempo MCEOCK +00. 0 sinal PIPEOA+OB, que
é gerado em resposta ao segundo sinal de marcação de tempo ECLOCK+OO, não é utilizado.
Ào mesmo tempo, os registos de endereços pares e impares (14-80) e (14-84) são marcados em tempo pelo sinal PIPEOB+OA, os circuitos de registo e descodificação de comandos de segundo nivel de bloco (14-86) descodificam a palavra de comando resultando na ge ração dos sinais de permuta esquerdo e direito SVAPLT+QO e SWAPST+OO, que são aplicados ao multiplexador de permuta (14-92). Os sinais de permuta, assim como os outros sinais produzidos pelos circuitos do bloco (14-86), são marcados em tempo no registo de sãida lógica de matriz programável,em resposta ao sinal PIPEOB+OA.
As palavras de dados impares e pares lidas das memórias compensadores impares e pares (14-88) e (14-90) são transferidas através do multiplexador de permuta (14-92) como especificado pelos sinais SWAPLT+OO e SWAPET+OO. Também, os circuitos do bloco
(14-86) geram os sinais de meia palavra esquerda e meia palavra direita POLDLT-OL e POLDDT-OR, que permitem que uma palavra dimples ou dupla seja marcada em tempo no registo de dados (14-94) da UPCO, em resposta ao sinal de marcação de tempo PIPEOB-OB. As palavras de dados são subsequentemente transferidas sob controlo de microprogra ma para o subsistema de UPC(l4-2).
Como se vê pela Figura 3b, o sinal PIPSOB-OB © o complemento do sinal PIPEOB-í-OB da Figura 4, que é gerado pelo contador em anel (14-632), em respojs ta ao quarto sinal de marcação de tempo MOLGCEAGO : Isto completa as operações do segundo escalão do sistema canalizado .
Gomo se vê pela Figura 4, é
realizada uma sequencia semelhante de operações pelo primeiro e segundo escalões do sistema canalizado, ao processar um pedido de .memória principal de reserva para o subsistema (14-4) da UPC1. Isto é, um segundo sinal de arranque canalizado STPIPE-i-00 é gerado durante o tempo Ί3 pela porta NXO__E( 14-624) , forçando o sinal P1CÀRD-OG a um 2ESG binário. Durante o período de temporização T4, quando os endereços da memória compensadora para o pedido de reserva da UPCO estão a ser carregados nos registos (14-80) e (14-84), os endereços impares e pares do pedido de reserva do subsistema (14-4) da UPC1 estão a ser engatados nos engates de endereços impares e pares (14-68) e (14-72).
Em seguida, no caso de outro impacte de acerto de reserva, as memórias de directorio (14-74) e (14-76) lêem a informação de nivel ^e coluna designando as posições nas memórias compensadoras de reserva impares e pares 14-88 e 14-90 onde reside o dado pedido. Em resposta ao sinal PIPEOB-i-OA, esta informação á carregada nos registos de endereços impares e pares (14-80) e (14-84). Ao mesmo tempo, os circuitos do bloco (14-86), por descodificação de comando, geram sinais de permuta esquerdo e direito SVAPLT+OO e SHAPET+OO, assim como os sinais de PILDDT-OL e PILDDT-OR.
0 resultado é que as palavras de dados lidas das memórias compensadoras impares e pares
(14-80) e (14-84) e transferidas via multiplexador de permuta (14-92) são mareadas em tempo no registo de dados (14-96) da UPGI. Isto completa o processamento do segundo pedido de reserva.
Vamos agora supor que o subsis tema PIPO(14-1O) necessita de ser sujeito a serviço, o que resulta na geração dum terceiro sinal de arranque canalizado STPIPE+00. Este ciclo pode resultar de um ou outro dos dois’ tipos de pedidos como acima tratados.
De acordo com a presente invenção, o subsistema PIPO(14-1O) é sujeito a serviço sempre que haja um escalão livre no sistema canalizado. Sucede haver um escalão livre no sistema canalizado durante o tempo TI quando o bit 2 de dados da ROS da UPGO é um ZERO ou durante o tempo TJ quando o bit 2 de dados da ROS da UPGI e um ZERO. Isto habilita o subsistema PIP0(l4-10) a ser sujeito a serviço durante estes tempos. Por isso, os ciclos PIPO dão-se no tempo 2 e no tempo 4 quando os correspondentes subsistemas de UPG não pedem ciclos de reserva.
Na Figura 4, supõe-se que o subsistema (14-2) da UPGO e o subsistema (14-4) da UPGI não usam, os intervalos de tempo/ciclos TI e 13 seguintes. Quando o subsistema PIPO(14-10) gera um pedido de actua lização de escrita de reserva, a fonte do endereço do pedido de reserva é proveniente da parte de endereço PIPO do comando fornecido pelos circuitos (14-11). Isto é, o selector de endereços (14-62) é condicionado ou confirgurado para transferir este endereço para os engates impares e pares (14-68) e (14-72).
0 sinal PIPEOA+Oâ. marca em tempo a informação nos engates, enquanto ao mesmo tempo o dado
proveniente doe circuitos do subsistema PIFO(14-11) é marcado em tempo no registo de permuta do bloco (14-70)
Os circuitos logicos de matriz de programação do bloco (14-70) são condicionados por sinais provenientes do subssistema FIF0(l4-10) (i.e., o bit de endereço (22) para alinhar devidamente as meias palavras de dados esquerda e direita que são então marcados em tempo no registo de permuta no bordo inicial do sinal ΡΙΡΕΟΑψΟΛ.
Gomo se vê pela Figura 4, no caso dum impacto de aberto, o sinal PIPEOB+OA carrega a informação de nível e coluna nos registos de endereços impares e pares(14-80) e (14-84), designando posições nas memórias compensadoras de reserva impares e pares (14-88) e (14-90) onde residem os dados a actualizar. Ao mesmo tempo, o dado de actualização é marcado em tempo no registo de dados (14-82) Depois disso, o dado é actua lização © escrito nas memórias compensadoras impares e pares (14-88) e (14-90) sob o controlo de sinais de escrita gerados pelos circuitos de descodificação do bloco (14-86). Gomo se vê pela Figura Je, os circuitos do bloco (14-660) forçam o sinal DOAFIF+OO a um UM binário quando o sinal P0SD02+10 é um ZERO durante o tempo TI (i.e., o sinal I1MEQ1+OO=1). Como se vê pela Figura 4, o sinal DOAFIF+OO força o sinal CIFIFO+OO a um UM binário em resposta ao sinal de marcação de tempo MCLOGE+OO. 0 sinal OYFIFO+OO é aplicado aos circuitos FIFO do bloco (14-10) e resulta na incrementação dos circuitos de contador FIFO internos que completam o processamento dos pedidos armaze nados dentro do subsistema FIFO(14-1G). Isto também completa o processamneto do pedido FIFO pelo subsistema , de reserva (14-6).
2 suposto que, durante o prozimo ciclo FIFO, o subsistema FIF0(14-10) fornece um pedido
;Si«s:,UaMiT.sBisnl
de substituição de reserva que se faz com que a porta NÃO-Β (14-626) da Figura 3b force o sinal FIUPDT-IQ a um ZERO Isto tem por resultado a geração do quarto sinal de arranque canalizado STPIPE+OO. Neste caso, o registo PAR (14-12) terá sido carregado quando o pedido foi inicialmente enviado ao enlace de sistema (12) em resposta a um pedido de reserva da PPG. Nesta conformidade, uma sequê cia de operações semelhante é executada pelo subsistema de reserva (14-6).
Há-de notar-se que são iniciados ciclos FIFO pelo sinal DOAF1F+OO no tempo TI e tempo Φ3, respectivamente, quando o sinal POEL02+00 ou PTOBSY-1O é um ZERO e o sinal PIRW2-I-10 ou PTIBSY-1O é um ZERO. Isto dá origem a que tenham lugar ciclos FIFO nos tempos T2 e T4. Em cada caso, quando ambos os sinais (i.e., P0RDG2+10, PTOBSY-1O e PIRDQ2*10, PTIBSY-1O) são PHs, isso impede a geração do sinal SLFIFO-f-ΟΑ ou do sinal SLFFIFO+OB, o. que impede a ocorrência dum ciclo FIFO. Assim, os ciclos FIFO são cancelados quando o sistema-sub PPG a que foi atribuído o intervalo de tempo/ciclo está a utilizar o ciclo.
Em condições de caso pior, pode haver no máximo dós . pedidos empilhados no subsistema FIF0(14-10). Assim, pode haver até dois ciclos FIFO a ocorrer costas-com-costas quando o subsistema FIFO (14-10) está cheio como α ilustrado na Figura 4, como acima se mencionou. 0 sistema da presente invenção assegura que há sempre suficientes escalões livres no sistema canalizado para fornecer serviço ao subsistema FIFO (14-6) à velocidade máxima a que recebe pedidos do enlace do sistema (12). Isso é conseguido permitindo a cada um subsis tema PPG utilizar um ciclo de reserva para palavra de micro-instrução/bloco de "firmware” alternados. Para o
subsistema UPC(14-2), uma palavra de micro-instrução sim, outra não, lida em cada tempo Tl, pode especificar um pedido de reserva. 0 mesmo á verdadeiro para o subsistema UPC(l4-4), para a palavra de micro-instrução lida em cada tempo TJ. Desta maneira, o subsistema de reserva (14-6) pode processar pedidos de reserva provenientes de um certo numero de fontes sem comflito, interferência ou contenda.
Decerto se compreenderá que,
quando o subsistema de reserva (14-6) detecta uma condição de falta em resposta a um pedido de reserva da ΌΡΟ, o resultado disso será que os circuitos da área de interface(l4-l) forçarão os circuitos de porta a um estado de "ocupada" (i.e., o sinal PTOBSY-1O ou PT1BSY-1O é forçado a um ZERO). Este estado é, por seu turno, remetido ao subsistema UPC fazendo com que eeste protele a sua operação. Uma vez que esta operação não ê pertinente à compreensão da presente invenção, não a referiremos mais emtensamente.
Pelo acima exposto, verifica-se como a presente invenção permite o processamento expedito de pedidos de reserva provenientes duma pluralidade de fontes. Permite a partilha de tempo ("time sharing") dum susbsistema de reserva pelos diferentes subsistemas dum sistema multiprocessador numa base isenta de interferências. Isto possibilita o processamento continuado de pedidos de reserva provenientes doutras fontes quando o dado pedido por uma fonte não reside em reserva.
ΑΡΕΒΒΙΟΕ
As equações para gerar os sinais da Figura 2 são dados pelas seguintes expressões de Boole:
1. * P0L1W-QL = OPOCYL.QPOITUIl.DBHBBD ,ΞΤΗΞΙΤ .QKDIÍIT/ ciclo de leitura OPC
+ CPOOYL .ÒPtíHtm .DÈmíS. WS22,
-i.BWHIT/
ciclo de leitura OPC
+ OPUOIL. 0ΡΌΒΌΚ. DBVIDKD: 0I-IAB22. WP2õ .OBBHIT/ ciclo de leitura ΌΡΟ
+ CPITC1T.FIÁD17. FISHBA 1/0 SHBC
/FIÀB17.FISHBA.EPMEEF/
HEM shbc
2. * POLDBI-OH. = CPOOYL . oTW^DBVDai) ,ΕΌΉΙΤ .OBDHIT/ Leitura ΌΡΟ
+ QPOGYL JTOTETÃ DBS^g,WSS2.Ξ7ΕΗΙΤ/
Leitura ΌΡΟ
+ CPOOYL, GPOte .DBWBD. 0MB22 . ODBHIS/
Leitura ΌΡΟ
+ ,ΡΚΗΒΑ .BPKREF/
1/0 SHBC
+ /CPÚCa.PIAS17.PISHBA. PPIáSEP./
* Estes sinais são marcados em tempo com o sinal PIPEOB+OA.
3. * PILBDT-OL = o mesmo que 1 excepto CPÚNUB = CPUNUK.
4. * PILDLT-OE = o mesmo que 2 excepto GPUiroH = GPUEUH
5. * SfAPLT = •tCPU'CYL.CnAD22/
Leitura UPC
+ v CPUCYL .PISHBA .EPHREF .KPÂD22./
'-xyΠΕΗ SHBC
6. * SWAPET = , CPUCYL.DBWLEB.Cnâ.D22/
Leitura UPC
+ CPUCYL .DBWDRD. CHAD22/
.......................
Leitura UPG
+ WOT.eishba.spkeep.
“51(FID3WD.SP&P22 + PIDBUd.BP2LD22)/
MSI! SHBC
7. CPUCYL = P0SD02.TKUD2 + PISB02 .THJAM = PTOSEL+OO *
vPTlSEEw-QO .
8. GPUNUM = PIRP02.TH3AD4 = PTISEMO.
9 οριηϊΐικ = s^Q2.thud2 = ptqsel+oo.
10. P0M3YNCH+00 = DATA AVAIL.SIHEOl + PõÊDlJ.T1ME01
onde DATA AVÂIL = POLDST-QL.POLDDT-OE.
11. P1MSYNCS+00 = DATA AWL.TIISQ3 -:· POKD15.TIMSO3
onde ΏΑΖΑ &VÁIL = PIDDDT-QL.PILDDT-GR.
x Estes sinais são marcados em tempo com 0 sinal PIPEOB-i-OA.
DESCRIÇÃO SOS TERMOS DAS EQUAÇÕES
| 1. D3UDRD : | = comanclo de leitura de palavra dupla, definido pelo bit 4=1 de dados da ROS e pelo bit 5=θ de dados da ROS, gerados pelos circuitos de descodificação do bloco (14-66), que é marcada em tempo com o sinal PIPEOÃ-f-OA, |
| 2. CPUEUII = | = sinal de numero de UPC (UPCO ou UPG1), gerado pelos circuitos do bloco (14-66) que é marcado em tempo com o sinal PIPEOA+OA. |
| 3. CPUCIL = | = sinal de ciclo de UPC, gerado pelos circuitos do bloco (14-66), em resposta aos sinais PTQSEIi+QC e PTISEL-í-GQ , e que é marcado em tempo com o sinal PIPEOâ-s-Oà. |
| 4. EVRHIS | - sinal de impacte de acerto, gerado pela mamária de directorio par (14-76) que é aplicado aos circuitos de descodificação do bloco (14-86). |
| 5. GKO22 = | = bit 22 de endereço da memória de reserva, gerado à saída do selector 14-62. |
| 6. CMÃD23 = | = bit 23 de endereço da memória de reserva, gerado à saida do selector (14-62) , especifica qual metade(esquerda ou direita) do registo de dados (14-94) ou 14-96 deve ser carregada com um a palavra de dados. |
| 7. PIÃD17- | bit 17 de endereço PIPO, proveniente do subsi tema PIP0(l4-ll), define qual UPC deve receber os dados de substituição. |
8. FILBED
V. “55= bit de comando de palavra de largura dupla PIFO, proveniente do susbsistema FIFO (1411) , especifica quando é que o dado a ser devolvido tem duas palavras.
9. FISHBÁ = sinal de confirmação de ciclo de enlace de segunda-metade FIFO, proveniente do (14-11) especifica que o subsistema FIFO requer um ciclo de reserva de processar dados recebidos dum dispositivo ou memória 1/0 durante um ciclo de enlace de segunda-metade SESC.
10. OBDHIT = sinal de impacte de acerto, gerado pela memória de directorio impar (14-74) que é aplica do aos circuitos de descodificação do bloco (14-86).
11. EPKRSF = sinal de referência de memória fornecido
pelo HÁS. (14-12) , que permite serem tomadas em conta quaisquer condições de excepção.
12. SPÁD22
= bit 22 de endereço de substituição, proveniente do RAE(14-12).
Será entendido pelos especialis tas da técnica que muitas alterações podem ser feitas à realização preferida da presenta invenção. Por exemplo, a temporização de sincronismo do sistema pode ser alterada pois, por exemplo, podem ser a.tribu£dos diferentes intervalos de tempo aos subsistemas, assim como a codificação das memórias R0S(l4-24) e (14-44) pode ser alterada para utilizar ciclos diferentes (por ex., cada terceiro , quarto, etc.)
Também, o numero de bits e a largura da reserva podem ser alterados (i.e., processar palavras simples, duplas ou quadruplas). Outras modificações serão de igual modo evidentes para os especialistas da técnica.
Embora, de acordo com as cláu sulas e estatutos, tenha sido ilustrada e descrita a melhor forma da invenção, podem ser feitas certas modificações sem que haja desvio em relação ao espirito da. invenção como se apresenta nas reivindicações apensas e, nalguns casos, certas características da invenção podem ser usadas com vantagem sem uma correspondente utilização doutras características·
Claims (10)
- REIVINDICAÇÕESlã.- Sistema de processamento de dados caracterizado por compreender;uma série de fontes de pedidos de dados, cada um deles capaz de gerar pedidos de dados armazenados em memória, cada pedido incluindo um endereço; euma unidade de memória de reserva que se encontra equi pada com um sistema de transmissão canalizado e que se acha ligada às referidas fontes de pedido de dados a fim de receber os referidos pedidos armazenados em memória, incluindo a referida unidade:um sistema de temporização e de controlo ligado a cada uma das referidas fontes a fim de sincronizar as respecti. vas operações com a referida unidade de reserva, indo o referido sistema de temponização e de controlo gerar sequências de sinais cada uma das quais vai definir uma determinada quantidade de intervalos de tempo, sendo pelo menos um outro dos referidos intervalos atribuído a cada uma de uma determinada quantidade das referidas fontes;um primeiro escalão do sistema de transmissão canalizado ligado ao referido sistema de temporização e de controlo, sendo o referido escalão do sistema de transmissão canalizado durante e condicionado pelo referido sistema de temporização e de controlo durante um dos referidos intervalos de tempo em resposta ao endereço do referidoxstpedido que está sendo recebido a partir de uma das referi das fontes durante um dos referidos intervalos de tempo atribuídos, gerando sinais de informação a fim de poder ter acesso aos referidos dados pedidos quando estes se acham armazenados em reserva; e,um segundo escalão de reserva do sistema de transmissão canalizado ligado ao referido sistema de temporização e de controlo e ao referido primeiro escalão do sistema de transmissão canalizado, sendo o referido segundo esca Ião do sistema de transmissão canalizado condicionado pelo referido sistema de temporização durante outro dos referidos intervalos de tempo e a receber os referidos sinais de infromação e a ter acesso aos dados designados a fim de transferir para a fonte que efectua o pedido permitin do que o processamento dos pedidos provenientes da referida serie de fontes de pedido de dados se faça sem inter ferêneias.
- 2â.- Sistema de acordo com a reivindicação 1, caracterizado por a referida unidade de reserva incluir ainda.:um sistema de selecção de endereços ligados a cada uma das referidas fontes a fim de receber os referidos endere ços dos referidos pedidos, e por o referido sistema de temporização e de controlo incluir:um sistema lógico de selecção de endereços ligado à referida serie de fontes de processamento de dados e ao referido sistema de selecção de endereços, indo o referido sistema lógico de selecção de endereços funcionar em resposta aos sinais de pedido de reserva recebidos a partdrdas referidas fontes a fim de gerar sinais de selecção proprios para condicionar o referido sistema de selecção de endereços a transferir para o referido primeiro escalão de reserva do sistema de transmissão canalizado oendereço do referido pedido recebido a partir da referida uma das referidas fontes durante o referido um dos referidos intervalos de tempo atribuídos.
- 3-.- Sistema de acordo com a reivindicação 2, caracterizado por o referido sistema de temporização e de controlo incluir ainda: 'um sistema de temporização principal que funciona de maneira a gerar de uma maneira respectiva as referidas se. quências de sinais, definindo cada uma delas a referida determinada quantidade de intervalos de tempo? eum sistema de registo de tempo de arranque do sistema de transmissão canalizado ligado ao referido sistema de temporização principal e a cada uma das referidas fontes, incluindo o resto do referido sistema de registo de tempo de arranque do sistema de transmissão canalizado;uma serie de sistema geradores de ciclos, cada um dos quais ligado a uma outra das referidas fontes e ao referido sistema de temporização principal, e,um sistema de temporização do sistema de transmissão canalizado ligado a referida serie de sistemas geradores de ciclos e a cada um dos referidos escalões do sistema de transmissão canalizado,indo os referidos sistemas geradores de ciclos funcionar de maneira a gerar sinais de arranque do sistema de transmissão canalizado durante os referidos intervalos de tempo atribuídos em resposta a pedidos de reserva de} finindo os tipos de funcionamento pedidos pela referidaserie de fontes de processamento de dados; eindo o referido sistema de temporização do sistema de transmissão canalizado funcionar em resposta a cada um dos sinais de arranque do sisitema de transmissão canalizado por forma a gerar uma predeterminada sequência de sinais de fase do sistema de transmissão canalizado decalados de uma das diferentes referidas sequências de sinais dos referidos sinais de fase do sistema de transmissão canalizado condicionando cada um dos referidos escalões de sistema de transmissão canalizado a realizar as operações necessárias para se completar o processamento de um pedido de reserva durante um ciclo de reserva de funcionamento .
- 4^.- Sistema de acordo com a reivindicação 3, caracterizado por o referido sistema de incluir ainda um enlace do sistema uma memória principal e uma serie de dispositivos de processamento de dados ligados em comum ao referido enlace do sistema, incluindo a referida serie de fontes de processamento de dados uma determinada quantidade de subsistemas de unidades de processamento central e um subsistema PIFO, encontrando-se o referido subsistema PIFO ligado ao referido enlace do sistema, encontrando-se cada um dos subsistemas ligados a pelo menos um outro sistema da referida serie de sistemas geradores de ciclos., indo cada um dos referidos subssistemas de unidades de processamneto central funcionar durante cada um dos referidos intervalos de tempo atribuídos a fim de condicionar um correspondente sistema dos referidos sistemas de geradores de ciclos de/a iniciar um ciclo de leitura de funcionamento a fim de ir buscar dados da referida unidade de memória de reserva e indo o referido subsistema FIFO funcionar durante intervalos de tempo atribuídos e não utilizados a fim de condicionar os outros sistemas de referidos sistemas geradores de ciclos a iniciar ciclos de reserva a fim de processar os dados de substituição e de actualização recebidos do refe rido enlace do sistema.
- 5-.- Sistema de acordo com a reivindicação 1, caracterizad) por o referido primeiro escalão do sistema de transmissão canalizado dos referidos primeiro e segundo escalões do sistema de transmissão canalizado incluir:um sistema de memória em directorio ligado ao referido sistema de temporização e de controlo, apresentando o referido sistema de memória em dierctorio uma serie de locais para armazenar endereços de directorio especificando onde os referidos dados da unidade de memória de reserva se encontram armazenados e um sistema proprio para gerar sinais de impacto indicando se os dados pedidos se encontram ou não armazenados no referido segundo escalão; e.um sistema de descodificação do comando de primeiro nível ligado ao referido sistema de memória em directorio ao referido sistema de temporização e de controlo e a cada uma das referidas fontes de processamento de dados, sendo o referido sistema de descodificação do comando de primeiro nivel condicionado durante o referido um dos referidos intervalos de tempo atribuídos a gerar sinaisde controlo a fim de fazer com que o referido sistema dememória em directorio vá ler os referidos sinais de informação e gerar os referidos sinais de impacto para sepoder ter acesso aos referidos dados provenientes do referido segundo escalão.
- 6â.- Sistema de acordo com areivindicação 5» caracterizado por o referido segundo es. calão do sistema de transmissão canalizado incluir:um sistema de memória compensadora que apresenta uma série de locais de armazenagem definidos por locais correspondentes dos referidos endereços de listas:um sistema de registo de dados de saída ligado ao referido sistema de memória compensadora ao referido sistema de temporização e de controlo e a cada uma das referidas fontes de processamento de dados; e,um sistema de descodificação de comando do segundo nível ligado ao referido sistema compensador, ao referido sistema de temporização e de controlo, e ao referido sistema de descodificação do primeiro nivel, sendo o referido sistema de descodificação de comando do segundo nível condicionado durante o referido outro dos referidos inter valos de tempo a gerar sinais de controlo a final de fazer com que o referido sistema de memória compensadora receba os referidos sinais de infromação e possa ter acesso aos referidos dados pedidos que se destinam a ser armazenados no referido sistema de registo de dados de saída a fim de se proceder â referida transferência para uma das referidas fontes.
- 7âSistema de acordo com a reivindicação 1, caracterizado por cada um dos elementos da referida determinada quantidade da referida serie das referidas fontes de processamento de dados incluir:um sistema de registo de tempo ligado ao referido sistema de temporização e de controlo a fim de receber sinais de marcação de tempo que sincronizam o funcionamento do referido sistema de registo de tempo com a referida unidade de memória de reserva; eum sistema de controlo microprogramado ligado ao referido sistema de registo de tempo e ao referido sistema de temporização e de controlo, indo o referido sistema de controlo microprogramado armazenar e fornecer microinstruções durante os ciclos "firmware" de funcionamento, sendo um predeterminado âmbito das referidas microinstruções codificado de maneira a especificar quando o referido pedido de reserva deve ser feito por um correspondente elemento da referida determinada quantidade de fontes de processamento de dados durante cada um dos referidos inter valos de tempo atribuídos.
- 8^.- Sistema de acordo com a rei. vindicação 7» caracterizado por os referidos predeterminados âmbitos de apenas uma predeterminadas das referidas microinstruções do referido sistema de controlo microprogramado de cada um dos elementos da referida determinada quantxkde das referidas fontes de processamento de dados serem codificados a fim de especificar que um pedido de reserva deverá ser feito durante ciclos definidos por aqueles que de entre os referidos intervalos de tempo estão atribuídos a cada uma das referidas fontes de proces sarnento de dados.
- 9ã._ Sistema de acordo com a reivindicação 8, caracterizado por o referido sistema de registo de tempo de cada um dos elementos da referida determinada quantidade das referidas fontes de processamento de dados, condicionar o referido sistema de controlo microprogramado a fornecer as referidas microinstruções durante um intervalos de tempo atribuídos que se acham decalados daqueles que pertencem a outra das referidas determinadas quantidades das referidas de fontes de processamento de dados segundo uma predeterminada quantidade de intervalos de tempo a fim de permitir o processamento simultâneo de pedidos provenientes da referida determinada quantidade da referida fontes de processamento de dados.
- 10â.- Sistema de processamento de dados caracterizado por compreender;uma serie de subsistemas de processamento de dados, cada um dos quais vai funcionar de maneira a gerar pedidos de memória para dados, incluindo cada um dos pedidos um endereço:um subsistema de memórias de reserva, dotadas de um sis tema de transmissão canalizado, ligado a cada um dos referidos subsistemas de processamento de dados a fim de receber os referidos pedidos de dados, compreendendo o referido subsistema de reserva:um sistema de temporização e de controlo ligado a cada um dos referidos subsistemas de processamento de dados a fim de sincronizar o funcionamento de todos os referidos subsistemas de processamento de dados com o referido subssistema de reserva, indo o referido sistema de temporização e de controlo gerar ciclos de sinais de marcação de tempo, cada um dos quais vai/_ definir uma correspondeu te determinada quantidade de intervalos de tempo, indo uma predeterminada quantidade dos referidos intervalos de tempo ser atribuída a uma correspondente quantidade dos referidos subsistemas;um sistema de selecção de entrada proprio para seleccionar o endereço de um pedido proveniente de um dos referidos subsistemas durante uma correspondente elemento atribuído dos referidos intervalos de tempo;um primeiro escalão de reserva do sistema de transmissão canalizada, ligado ao referido sistema de temporização e de controlo, indo o referido escalão do sistema de transmissão canalizado ser condicionado pelo referido sistema de temporização e de controlo durante elementos atribuídos dos referidos intervalos de tempo utilizados por elementos correspondentes da referida determinada quantidade dos referidos subsistemas de/ a gerar sinais de endereço em resposta ao referido pedido de dados recebido de um dos referidos subsistemas, especificando onde o dado pedido se encontra armazenado; e,um segundo escalão de reserva do sistema de transmissão canalizado, ligado ao referido sistema de temporização e de controlo, à referida determinada quantidade dos referj, dos subsistemas e ao referido primeiro escalão de reserva do sistema de transmissão canalizados, a fim de receber os referidos sinais de endereço, indo o referido segundo escalão de reserva do sistema de transmisão canaliza-44do ser condicionado durante um consecutivo intervalode tempo a armazenar os referidos sinais de endereçoe a ter acesso aos dados especificados a fim de procederà transferência para um elemento correspondente da referida determinada quantidade de subsistemas.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/655,473 US4695943A (en) | 1984-09-27 | 1984-09-27 | Multiprocessor shared pipeline cache memory with split cycle and concurrent utilization |
Publications (2)
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| PT81215A PT81215A (en) | 1985-10-01 |
| PT81215B true PT81215B (pt) | 1987-08-19 |
Family
ID=24629022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| PT81215A PT81215B (pt) | 1984-09-27 | 1985-09-27 | Memoria de reserva com sistema de transmissao canalizado partilhado por multiprocessadores |
Country Status (19)
| Country | Link |
|---|---|
| US (1) | US4695943A (pt) |
| EP (1) | EP0176972B1 (pt) |
| JP (1) | JPS61165154A (pt) |
| KR (1) | KR910002929B1 (pt) |
| AT (1) | ATE91353T1 (pt) |
| AU (1) | AU572346B2 (pt) |
| BR (1) | BR8504743A (pt) |
| CA (1) | CA1237198A (pt) |
| DE (1) | DE3587439T2 (pt) |
| DK (1) | DK168548B1 (pt) |
| ES (1) | ES8703652A1 (pt) |
| FI (1) | FI91814C (pt) |
| IL (1) | IL76502A (pt) |
| MX (1) | MX160347A (pt) |
| MY (1) | MY101777A (pt) |
| NO (1) | NO173960C (pt) |
| PH (1) | PH24161A (pt) |
| PT (1) | PT81215B (pt) |
| YU (1) | YU45743B (pt) |
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- 1985-09-27 FI FI853730A patent/FI91814C/fi not_active IP Right Cessation
- 1985-09-27 PT PT81215A patent/PT81215B/pt not_active IP Right Cessation
- 1985-09-27 PH PH32857A patent/PH24161A/en unknown
- 1985-09-27 YU YU154985A patent/YU45743B/sh unknown
- 1985-09-27 EP EP85112246A patent/EP0176972B1/en not_active Expired - Lifetime
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- 1985-09-27 AT AT85112246T patent/ATE91353T1/de not_active IP Right Cessation
- 1985-09-27 JP JP60214402A patent/JPS61165154A/ja active Granted
- 1985-09-27 DK DK440585A patent/DK168548B1/da not_active IP Right Cessation
- 1985-09-27 DE DE85112246T patent/DE3587439T2/de not_active Expired - Fee Related
- 1985-10-01 MX MX63A patent/MX160347A/es unknown
-
1987
- 1987-09-30 MY MYPI87002501A patent/MY101777A/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| AU4769685A (en) | 1986-04-10 |
| PH24161A (en) | 1990-03-22 |
| DE3587439T2 (de) | 1994-01-13 |
| ES547324A0 (es) | 1987-02-16 |
| DK440585A (da) | 1986-03-28 |
| EP0176972A3 (en) | 1988-06-08 |
| FI853730L (fi) | 1986-03-28 |
| KR910002929B1 (ko) | 1991-05-10 |
| JPS61165154A (ja) | 1986-07-25 |
| IL76502A0 (en) | 1986-01-31 |
| EP0176972A2 (en) | 1986-04-09 |
| KR860002758A (ko) | 1986-04-28 |
| YU154985A (en) | 1988-04-30 |
| NO853797L (no) | 1986-04-01 |
| MX160347A (es) | 1990-02-12 |
| NO173960C (no) | 1994-02-23 |
| DK440585D0 (da) | 1985-09-27 |
| ES8703652A1 (es) | 1987-02-16 |
| NO173960B (no) | 1993-11-15 |
| IL76502A (en) | 1989-06-30 |
| DK168548B1 (da) | 1994-04-18 |
| ATE91353T1 (de) | 1993-07-15 |
| FI853730A0 (fi) | 1985-09-27 |
| BR8504743A (pt) | 1986-07-22 |
| FI91814B (fi) | 1994-04-29 |
| DE3587439D1 (de) | 1993-08-12 |
| MY101777A (en) | 1992-01-17 |
| US4695943A (en) | 1987-09-22 |
| FI91814C (fi) | 1994-08-10 |
| PT81215A (en) | 1985-10-01 |
| YU45743B (sh) | 1992-07-20 |
| CA1237198A (en) | 1988-05-24 |
| AU572346B2 (en) | 1988-05-05 |
| JPH0341857B2 (pt) | 1991-06-25 |
| EP0176972B1 (en) | 1993-07-07 |
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