JPH01156845A

JPH01156845A - メモリ・システム

Info

Publication number: JPH01156845A
Application number: JP63277570A
Authority: JP
Inventors: Jr Richard G Fogg; リチヤード・グレゴリー・フオグ、ジユニア; John William Irwin; ジヨン・ウイリアム・イーウイン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-11-06
Filing date: 1988-11-04
Publication date: 1989-06-20
Anticipated expiration: 2010-06-05
Also published as: EP0315321A2; US5008816A; EP0315321B1; DE3852695T2; EP0315321A3; DE3852695D1; JPH0752404B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明はデータ処理メモリ・システムに関し、さらに具
体的には、多数の処理システムを備えたデータ処理構成
用のメモリ・システムに関するものである。

Ｂ、従来技術従来のデータ処理システムは、命令、データ及び他のメ
モリ・アドレスを含む情報を記憶するためのアドレス可
能記憶域を何するメモリを備えた単一の中央処理装置を
含んでいる。この構成では、メモリ制御装置が中央処理
装置のためのメモリの記憶位置へのアクセスを可能とす
る。中央処理装置はメモリ制御装置を介して記憶位置に
アクセスして、メモリ内で情報の読み書きを行なう。

多重プロセッサ構成も、メモリ及びメモリ制御装置を含
んでいる。しかし、多数の処理装置のすべてがメモリの
記憶位置にアクセスする必要があるため、メモリ制御装
置の機能は一層複雑になる。

多重処理構成のなかには、各プロセッサに、その単一の
プロセッサ専用の別個の独立したメモリを割り当てられ
るものもある。しかし、さらに高度な多重処理構成では
、記憶位置は数台のプロセッサ間で共有される。

ＩＢＭ　　ＲＴパーソナル・コンピュータは、独自のプ
ロセッサを存するワークステーション・デー夕処理シス
テムである。この新しいＲＴプロセッサは、ＩＢＭ　　
ＰＣＡＴ等の旧式のプロセッサのためにアセンブルまた
はコンパイルされた目的コードを実行することはできな
い。しかし、ＲＴｐｃワークステーションは、ＩＢＭ　
　ＰＣＡＴまたはその他のインテル（Ｉｎｔｅｌ）　８
０２８６マイクロプロセツサをベースとした装置用の既
存のコードを実行するためのＩＢＭ　　ＰＣＡＴプロセ
ッサを含むコプロセッサ環境を提供する。ＡＴコプロセ
ッサは、ＲＴプロセッサと通信するため入出力（Ｉ　１
０）チャネルによって構成される。

コノ構成は、ＡＴコプロセッサを考察した２つの論文を
含む刊行物、ｒＩＢＭ　　ＲＴパーソナル・コンピュー
タ技術（ＩＢＭ　ＲＴ　Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕ
ｔｅｒＴｅｃｈｎｏｌｏｇｙ　）　Ｊ　、フオーム′番
号５Ａ２３−１０５７に記載されている特別なメモリ環
境を必要とする。最初の論文はジョンＷ、アーウィン（
Ｊｏｈｎ１／、　Ｉｒｗｉｎ　）のｒＰＣＡＴをエミュ
レートするための共通プロセッサの使用（Ｌｌｓｅｏｆ
　ａ　ｃｏｐｒｏｃｅｓｓｏｒ　ｆｏｒ　ｅｍｕｌａｔ
ｉｎｇ　ｔｈｅ　ＰＣＡＴ）　Ｊという名称のものであ
り、２番目の論文はラジャン・クリシュナムルテ４　（
Ｒａｊａｎ　Ｋｒ１ｓｈｎａｓｕｒｔｙ　）及びテリー
・マザーソウル（Ｔｅｒｒｙ　Ｍｏｔｈｅｒｓｏｌｅ　
）の「コプロセッサ・ソフトウェア・サポート（Ｃｏｐ
ｒｏｃｅｓｓｏｒ　Ｓｏｆｔｗａｒｅ　５ｕｐｐｏｒｔ
　）　Ｊという名称のものである。

Ｃ０発明が解決しようとする問題点及びそれを解決する
ための手段本発明の目的は、ＡＴコプロセッサを備えたＲＴプロセ
ッサの動作をさらに一層強化することである。

従来技術の分野は、「バイブライン・タイミングを有す
るキャッシュ付き多重プロセッサ・システム（Ｃａｃｈ
ｅｄ　ＭｕｌｔｉＰｒｏｃｃｓｓｏｒ　Ｓｙｓｔｅｒｎ
ｗｉｔｈＰｉｐｅｌｉｎｅ　ＴｉｒＰｉｎｇ　）　Ｊと
いう名称の米国特許第４３９２２００号を含み、この特
許は、書込みキャッシュ・メモリを含む共通制御装置を
共用する多重処理システムについて記載している。メモ
リ管理回路及びキャッシュがプロセッサによりパイプラ
イン・シーケンスで使用される。

「共用同期メモリ多重処理構成（５ｈａｒｅｄＳｙｎｃ
ｈｒｏｎｏｕｓ　Ｍｅｍｏｒｙ　ＭｕｌｔｆＰｒｏｃｅ
ｓｓｉｎｇＡｒｒａｎｇｅｍｅｎｔｓ　）　Ｊという名
称の米国特許第４２０９８３９号は、メモリ・インター
フェースを同期するプロセッサ間に共用メモリを有する
多重処理システムを開示している。これは、プロセッサ
が他のプロセッサと関連したメモリを共用することを可
能にする。

「キャッシュの読取り専用バイパス（Ｒｅａｄ−Ｏｎｌ
ｙ　Ｂｙｐａｓｓ　ｏｆ　Ｃａｃｈｅ　）　Ｊと題され
たＩＢＭテクニカル・ディスクロージャ・プルテン、第
２５巻、第３Ｂ号、１９８２年８月は、背景及び記憶・
装置を有するキャッシュを開示している。メモリ制御装
置は、背景がユーザ装置により記憶されるまであらゆる
書込みを使用禁止にする一方、使用装置をキャッシュま
たは背景記憶装置のいずれか一方にする。

本発明によれば、情報を記憶する幾つかの記憶位置を備
えたメモリ・システムが提供される。読取りアクセスを
行なうため、読取り回路が記憶位置に接続される。制御
情報を受け取るため、制御回路が設けられる。メモリに
接続された書込み回路は、制御回路における制御情報に
従って書込みアクセス機能′を提供する。制御情報によ
り指定された第１のモードでは、書込み回路は記憶位置
の第１の部分にのみ書込みを行なう。第２のモードでは
、古込み回路は数個の記憶位置に同時に書込みを行なう
。

また、本発明によれば、情報を記憶するための少なくと
も１つの記憶位置を、メモリ制御装置と共に含むメモリ
・システムが提供され、メモリ制御装置はメモリ・アク
セス・コマンドを受け取り、第１のポート及び第２のポ
ートを介して少なくとも１つの記憶位置にアクセスする
。第１のポートは、第１のアドレス範囲内のアドレスを
有するメモリ・アクセス・コマンドに応答して、この少
なくとも１つの記憶位置に対するアクセスをもたらす。

第２のポートは、第１のアドレス範囲とは異なる少なく
とも１つのアドレス範囲を含む幾つかのアドレス範囲の
任意の１つにおけるアドレスを有するメモリ・アクセス
・コマンドに応答して、少なくとも１つの記憶位置にア
クセスする。

さらに本発明によれば、第１のアドレス範囲内のアドレ
スを有するアクセス・コマンドに応答して情報を記憶す
る第１の記憶位置グループ、及び第２の記憶位置グルー
プを含むメモリ・システムが設けられる。第１の記憶位
置グループに情報をもたらすため書込みコマンドを処理
するめだめの書込み回路が設けられる。この回路はまた
、これらの書込みコマンドからのアドレスを、第２の記
憶位置グループに同時に書き込む。第２の記憶位置グル
ープは、第１の記憶位置グループでなされた変更のアド
レスを記憶するための待ち行列として曇く。

本発明の新規な特徴は頭書の特許請求の範囲に記載され
ている。しかし、本発明自体は、その他の機能及び利点
と共に、添付の図面と関連して読まれる以下の詳細な説
明を参照することにより最もよく理解されるであろう。

Ｄ、実施例本発明は多重処理構成のためのメモリ・システムに関す
るものである。−船釣な多重プロセッサ・システムは、
情報バス上で相互接続された数台の独立したプロセッサ
を含む。一般に、情報バスは、数台の入出力（Ｉ　１０
）装置及び大容量メモリ等の他の記憶装置にも接続され
ている。第１図はこのような多重処理システムの１つを
示している。

具体的には、第１図は、ＩＢＭ　　ＲＴ　　ＰＣワーク
スチーシロンで具体化された本発明のアーキテクチャを
示すものである。ＩＢＭ　　ＲＴ　　ＰＣは、主メモリ
１６に対する主メモリ制御装置１４及び情報Ｉ１０バス
１０に接続されたマスク・プロセッサ１２を含んでいる
。さらに、第１図に示すこの構成では、システムは、コ
プロセッサ２２及びメモリ２４から成るコプロセッサ・
モジュール２０を含んでいる。第１図の構成では、コプ
ロセッサ・モジニールは線２５によりＩ１０バス１０に
接続されている。さらに、コプロセッサ２２自体は、コ
プロセッサ２２による独立したアクセスを示す、線２３
によりＩ１０バス１０に接続されている。

さらに、第１図の多重処理システムは、Ｉ１０バス１０
に接続されたＩ１０アダプタ３４を含んでいる。Ｉ１０
アダプタ３４はＩ１０拡張メモリ３６を含んでおり、こ
のＩ１０拡張メモリ３６は読取り専用記憶装置（ＲＯ８
）３６内にコプロセッサ・モジニール２０のためのオペ
レーティング中システムに対する拡張部分を含んでいる
。ビデオ・アダプタ１８もＩ１０バス１０に接続され、
さらに表示装置１７に接続されている。表示装置１７の
ための情報は、バッファとして働くメモリ１９に含まれ
る。ビデオ・アダプタ１８はＩ１０拡張メモリ３６も含
んでいる。Ｉ１０拡張ＲＯ８を有する各々の独立したア
ダプタ・タイプは、衝突を避けるため別々に低いアドレ
ス範囲に応答する。

動作時には、マスク・プロセッサ１２はビデオ・アダプ
タ１８を介して表示装置１７のためのバッファＲＡＭ１
９に表示情報を供給する。しかし、コプロセッサ・モジ
ュールが含まれているときは、コプロセッサ２２がそれ
自体の表示をビデオ・アダプタ１８を介して供給するた
めの機能が存在する。Ｉ１０バス１０上のトラフィック
量を最小にするようにマスク・プロセッサ１２とコプロ
セッサ２２０間の協曇動作を容易にするため、コプロセ
ッサ２２がそのビデオ表示データをビデオ・バッファ・
シャドー域２６としてコプロセッサ・モジュールＲＡＭ
２４に記憶することが可能とされるような特別な機構が
設けられている。したがって、コプロセッサ２２がビデ
オ・アダプタ１８を制御するときは、ビデオ・バッファ
・シャドー域２６は、表示装置１７に書き込まれるデー
タを維持する。マスク・プロセッサ１２がビデオ・アダ
プタ１８を制御するときは、コプロセッサ２２のバッフ
ァ１９への書込みは阻止される。ビデオ・バッフトシャ
ドー域２６はコプロセッサ・ビデオ出力のレコードを維
持し続ける。ビデオ・アダプタ１８の制御権がマスク・
プロセッサ１２からコプロセッサ２２に再び渡されたと
きは、マスク・プロセッサ１２は一時的にコプロセッサ
２２を停止させ、ビデオ・バッファ・シャドー域２６を
ビデオ・アダプタ１８に複写してから、コプロセッサ２
２がビデオ・バッファ１９に再度アクセスできるように
する。ビデオ・アダプタ１８の制御権がコプロセッサ２
２からマスク・プロセッサ１２に渡されたときは、ビデ
オ・アダプタ・シャドー域２６はビデオ表示内容の正し
いレコードを含んでいるので、複写動作は必要とされな
い。

ビデオ・アダプタ・カードは、コプロセッサ２２内のソ
フトウェアによりサポートされないタイプのものでもか
まわない。たとえば、コプロセッサ２２で実行されるコ
ードは文字表示のみをサポートするが、ビデオ・アダプ
タ１８は全点アドレス可能（ＡＰＡ）表示装置でよい。

この場合は、コプロセッサ２２のビデオ・バッフｙＲＡ
Ｍ１９への書込みは阻止され、主プロセツサ１２はビデ
オ・シャドー・バッファ２６の内容を変換し、変換され
たイメージをＡＰＡ表示に適した形態でビデオ・アダプ
タＲＡＭ１９に置く。

コプロセッサがビデオ・シャドー・バッファ２Ｂへの書
込みを行なうたびに、マスク・プロセッサに割込みがか
けられる。変更されるたびに、表示バッファ全体をマス
ク・プロセッサ１２が変換しようとすると、マスク・プ
ロセッサ１２及びＩ１０バス１０にかかる作業負荷は非
常に大きくなるであろう。この理由のため、ビデオ待ち
行列域３０及び関連回路が変更文字のリストをビデオ・
バッファ・シャドー域２６に設ける。次にビデオ・バッ
ファＲＡＭ１９を更新するため使用されるのは、これら
の変更である。

さらに、コプロセッサ・モジュール２０のＲＡＭ２４は
Ｉｌｏ　　ＲＯ８（読取り専用記憶装置）シャドー域２
８を含んでいる。メモリ域２８はＩ１０拡張ＲＯ８３８
からのＢｒＯ３の記憶のためのものである。ＢｒＯ３は
、コプロセッサ・モジュール２０が初期設定されたとき
、■１０バス１０を介してマスク・プロセッサ１２によ
りロードされる。このＢＩＯ８域２８は、同様に設けら
れている通常のＰＣＢＩＯ８域３２への追加である。好
ましい実施例では、コプロセッサ２２はインテル８０２
８Ｂである。８０２８６のアーキテクチャによれば、メ
モリ２４内のＰＣＢＩＯ８域３２の位置は予め定められ
たものである。

コプロセッサ・モジュール２０のためのメモリ・マツプ
を第２図に示す。このメモリ・マツプが、コプロセッサ
２２から見てのものであり、マスタ１２、またはＩ１０
バス１０に接続された他のあらゆる装置から見てのもの
ではないということを理解することは重要である。この
メモリ・マツプのアドレスは００００００１ＢからＦＦ
ＦＦＦＦｔｅまで変化する。メモリ・マツプ４０は、メ
モリ・マツプ自体の左側に示されたアドレスに従ってい
くつかの部分に分割される。ｏｏｏｏｏｏから０９ＦＦ
ＦＦ＋ａまでの記憶位置は６４０にバイトの活動状態の
コプロセッサ・メモリを含んでいる。

区域２６内の記憶位置（アドレス０ＡＯＯＯＯ１ｅない
し０ＢＦＦＦＦｓｓ）は第１図のビデオ・バッファ・シ
ャドー域２６を含んでいる。アドレス０ＣＯＯＯＯ，、
と０ＤＦＦＦＦ１ａの間のメモリ域は、別々に制御され
る４つの副区域に分割される。各副区域はＲＡＭ２４内
の１２８Ｋ　　Ｉｌｏ　　ＲＯ８（読取り専用記憶装Ｒ
）ＢＩＯＳシャドー域２８か、またはＩ１０パス１０か
らアクセス可能なＩ１０アダプタ３４上の１２８Ｋ　　
Ｉｌｏ　　ＲＯ８３Ｂのいずれかを含んでいる。いずれ
のＲＯ８（２８または３６）がアクセスされるかは、コ
プロセッサ・モジュール２０上でのマスタープロセッサ
１２による制御ビットのセツティングにより決定され、
この点についてさらに詳細に説明する。

メモリ域２８は、Ｉ１０アダプタ３４（第１図）からマ
スク・プロセッサ１２（第１図）によりロードされるＢ
ｒＯ３である。アドレス０ＥＯＯＯＯ１６から０ＥＦＦ
ＦＩ”Ｈｇまで、すなわち、ＲＡＳＩＣインタープリタ
の８４にバイトは、ビデオ待ち行列のため提供される８
にバイト域４２を除いて、記憶されている。次の８４に
バイトはＰＣＢｒＯ３の専用に供される。アドレス１０
００００＋ｓからＦＤＦ、ＦＦＦｌｇまでの記憶位置は
、Ｉ１０バス１０をアドレスするため、または任意選択
的に、追加のコプロセッサ・メモリをアドレスするため
使用可能である。記憶位置ＦＥＯＯＯＯ＋ｓからＦＥＦ
ＦＦＦ１６までには、前述のように、ビデオ待ち行列の
ための８に部分４４と共にＢＡＳ　Ｉ　Ｃインタープリ
タの８４にバイト・イメージが配置される。記憶位置Ｆ
Ｆ０ＯＯＯ＋ｓからＦＦＦＦＦＦ１６間には、前述した
８４にバイトＢＩＯ８のイメージが記憶される。

第３図は、マスク・プロセッサ１２、及び■１０バス１
０にアクセスする他の任意の装置から見たメモリ・マツ
プを示す。メモリ・マツプ５０は第２図のメモリ・マツ
プ４０と類似している。しかし、区域５２はビデオ・ア
ダプタ１８のビデオ・バッファＲＡＭ１９である。コプ
ロセッサ・モジュール２０上で対応する記憶位置はビデ
オ・バッファ・シャドー域２６（第２図）である。同様
に、Ｉ１０カードＲＯ８ＢＩＯ８域（アドレス０Ｃ００
００＋ｅないしアドレス０ＤＦＦＦＦ１６）はＩ１０ア
ダプタ３４及びビデオ・アダプタ１８上のＩ１０拡張Ｂ
ＩＯ８ＲＯ８３６である。０ＥＦＦＦＦｕ＋から０ＦＯ
ＯＯＯＩ６までは、ビデオ待ち行列メモリ域であり、か
つ読取り動作のためにのみアクセス可能である区域４２
を除いて、ＲＡＳＩＣのためのメモリ域である。０Ｆ０
０００１６から０ＦＦＦＦＦ＋ｅにはＢＩＯ８が記憶さ
れ、同様に読取り動作のためにのみアクセス可能である
。

メモリ・アドレス１０００００＋ｓからＦＦＦＦＦＦＩ
Ｇは、Ｉ１０バス１０からメモリにアクセスするプロセ
ッサ１２等の任意の装置のための読み書き域である。

再配置レジスタ８０の内容に基づいて、完全な１メガバ
イトのアドレス範囲４５はコプロセッサＲＡＭ２０に対
して読み書きアクセスを行なう。

再配置レジスタ８０のため選択された値はＩ１０バス１
０上の保護機構を使って、マスク・プロセッサ１２以外
のすべてによる空間４５に対するアクセスを阻止する。

ビデオ・バッファ前に考察し°たように、本発明の目的は、マスク・プロ
セッサ１２（第１図）及びコプロセッサ２２（第１図）
の両方がビデオ・アダプタ１８にアクセスし、ビデオ表
示装置１７上に表示するためビデオ・データをビデオ・
バッフｙＲＡＭ１９に供給することを可能にするための
機能を提供することである。マスク・プロセッサ１２が
ビデオ・データを供給するときは、コプロセッサ２２は
ビデオ・データをビデオ・バッフｙＲＡＭ１９に供給す
ることはできないので、コプロセッサ２２のビデオ・デ
ータは、前述のように、コプロセッサ・モジュール２０
内のＲＡＭ２４に供給される。１つの解決策は第２のバ
ッファをビデオ・アダプタ１８に設けることであろうが
、その維持は、マスク・プロセッサ１２及びコプロセッ
サ２２が共にビデオ・データを供給するときに、Ｉ１０
バス１０上のデータの流れを増大させることになろう。

このバッファをコプロセッサ・モジュール２０上に設け
ることにより、マスク・プロセッサ１２がビデオ・バッ
フｙ　ＲＡ　Ｍ　１９にデータを供給するとき、コプロ
セッサ２２からのビデオ・データはＩ１０バス１０上に
置かれることなく記録される。

コプロセッサ２２のビデオ・データが表示装置１７上に
表示されるときは、マスク・プロセッサ１２は、ビデオ
ＲＡＭ１９を更新するため、コプロセッサ・モジュール
２０のＲＡＭ２４内のビデオ・バッフ１域にアクセスし
なければならない。

マスク・プロセッサ１２がコプロセッサ２２のデータを
転送するには、■１０バス１０上のビデオ・バッフｙＲ
ＡＭ１９のアドレスがコプロセッサ・モジュール２０の
ＲＡＭ２４内のビデオ・バッファ域２６と異なる必要が
あることは、当業者には明らかなはずである。ビデオ・
バッフｙ　ＲＡ　Ｍ　１９及びＲＡＭ２４内のビデオ・
バッファ域２６を同時にアドレスすることはコプロセッ
サ２２にとって有利であること、すなわち、２つのＲＡ
Ｍ域は同じアドレスををすることも当業者にとって明ら
かなはずである。本発明の１つの目的は、コプロセッサ
２２が１つのビデオ・バッファ・アドレスに書き込む、
したがって、ビデオ・バッファ域２６及びビデオ°・バ
ッファＲＡＭ１９の両方に同時に書き込むことを可能に
する一方、マスク・プロセッサ１２がビデオ・バッファ
ＲＡＭ１９及びビデオ・バッファ域２６に別々に独立し
てアクセスする能力を提供することにより、このジレン
マに対する解決策を提供することである。このことは、
コプロセッサ２２に１つのアドレス・マツプ（第２図）
に従ってＲＡＭ２４にアクセスさせると同時に、マスク
・プロセッサ１２が別のアドレス・マツプ（第３図）を
使ってＲＡＭ２４にアクセスすることを可能にすること
により実現される。

本発明のもう１つの目的は、多分具なるアドレスに置か
れるか、またはコプロセッサで実行されるコードにより
認識されない異なるプロトコルを必要とする可能性があ
る新世代の表示装置上でＰＣ互換表示装置をマスク・プ
ロセッサ１２がエミユレートするため都合のよい方法を
提供することである。この場合は、マスク・プロセッサ
エ２はビデオ・バッファ・シャドー域２６を読み、ビデ
オ・バッファ・シャドー域２６の内容の適当に変換され
た変形でビデオ・バッファＲＡＭ１９を書くことにより
ビデオ・アダプタ１８を駆動する。したがって、初期変
換の後、ビデオ・バッフｙ　ＲＡ　Ｍ２Ｓに記憶された
コプロセッサ２２の前のビデオ・データに対してなされ
ねばならない唯一の変更は、最後の変換以降にコブひセ
ッサ２２のこのビデオ・データに対してなされた更新で
ある。本発明は、ビデオ待ち行列３０をＲＡＭ２４内に
設けることにより、このような都合のよい更新を行なう
。このビデオ待ち行列３０は、ビデオ・バッファ２θを
更新するためコプロセッサ２２により使用されるすべて
のビデオ・データのアドレスで自動的に更新される。し
たがって、更新されたデータのみがＩ１０バス１０を横
切ってロードされ、マスク・プロセッサ１２により変換
されて、ビデオ・バッファＲＡＭ１９内のコプロセッサ
２２のビデオ・イメージを更新する。

第４図はＩ１０バス１０及びコプロセッサ２２の両方に
よるビデオ・バッフ１２６に対するアクセスを示す。マ
スク・プロセッサ１２は、アドレス・デコーダ７８を介
してＩ１０バス１０によりビデオ拳バッフ１２６にアク
セスする。アドレス・デコーダ７８は再配置レジスタ８
０と共に、Ｉ１０バス１０上のアドレスがアドレス空間
３０に向けられたものか、またはアドレス空間２６に向
けられたものか判定する。再配置レジスタ８０は、アド
レス空間４５がマスク・プロセッサ１２（第３図）のた
めのアドレス・マツプのどこにあるかを判定するため使
用されるアドレス・オフセットを記憶する。これらのア
ドレスが受け取られたとキハ、ビデオ・バッファ２６及
びビデオ待ち行列３０を含むコプロセッサ・アドレス・
マツプ全体に、再配置されたバス・アクセスがもたらさ
れる。

したがって、マスク・プロセッサ１２は次にビデオ待ち
行列３０及びビデオ・バッファ２６からデータの読取り
及び書込みを行なうことができる。

前に考察したように、マスク・プロセッサ１２がビデオ
・バッファ２θ内の更新されたビデオ・データのみを読
み取ることを可能にする回路が設けられる。この機能は
、コプロセッサ２２がデータをビデオ・バッファ２６に
書き込むときにビデオ待ち行列への情報の書込みを自動
的に生じる技術から成る。この処理は、■１０バス１０
を介してマスク・プロセッサ１２からコマンド制御デー
タを受け取るビデオ制御レジスタ６４により制御される
。詳細には、どのアドレス範囲について書込みアドレス
が待ち行列３０に入力されるかを決定するため、ビデオ
制御レジスタ６４がセットされる。ビデオ制御レジスタ
６４の出力はビデオ制御論理回路６２に供給される。待
ち行列制御論理回路６２は、待ち行列アドレス情報及び
データがコプロセッサ・モジュール２０のＲＡＭ２４内
へ多重化される際に、内部及び外部メモリ・アクセスの
すべてを制御する。待ち行列制御論理回路６２は待ち行
列アドレス発生機構７０も更新する。

コプロセッサ２２がデータをビデオ・バッファ２６に供
給し、ビデオ・データがＩ１０バス１０を介して供給さ
れていないときは、ビデオ待ち行列３０はビデオ・バッ
フ１２６に対するすべての変更のアドレスを記憶するこ
とをビデオ制御レジスタ６４が待ち行列制御論理６２に
示す。したがって、コプロセッサ２２がビデオ・バッフ
ァ２６に更新をもたらすときは、待ち行列制御論理回路
６２はこのデータをビデオ・バッファ２６に記憶し、同
時に釘込みサイクルで、ビデオ・バッファ２６のこの変
更のアドレスをビデオ待ち行列３０に供給する。したが
うて、ビデオ・バッファ２６の更新がＩ１０バス１゛０
を介してビデオ・アダプタＲＡＭ１９にもたらされると
きは、マスク・プロセッサ１２は単に、ビデオ待ち行列
３０に記憶されたアドレスに含まれるデータを更新する
だけである。

第４図で、コプロセッサが更新をビデオ・バッファ２６
にもたらすとき、更新の実アドレスがマルチプレクサ７
４に供給される。マルチプレクサ７４は待ち行列制御論
理回路６２により制御されて、更新されたビデオ・デー
タをマルチプレクサ７２を介してビデオ・バッファＲＡ
Ｍ域２６に書き込む。さらに、待ち行列制御論理回路６
２は、変更のアドレスが保持レジスタ６６にセットされ
ることを可能にするため、このメモリ・アクセスの完了
を遅らせる。次に、ビデオ・バッファ・データがビデオ
・バッファ２６で更新された後で、待ち行列制御論理回
路６２は変更のアドレスでビデオ待ち行列３０を更新す
る。更新のアドレスはマルチプレクサ７２を介してビデ
オ待ち行列３０に供給される。この変更アドレスが記憶
されている待ち行列アドレスはマルチプレクサ７４を介
してゲート制御される。待ち行列アドレスは待ち行列発
生機構６８から受け取られる。待ち行列発生機構６８は
待ち行列アドレス・カウーンタ７０に接続され、カウン
タ７０は単に、ビデオ待ち行列３０に入力がなされるた
びに待ち行列アドレスを増分するだけである。ＲＡＭ２
４にとって、動作は２つのデータ書込みに見える。コプ
ロセッサ２２にとって、動作は、２つのデータ入力が同
時になされる単一の書込み動作に見える。

第５図は待ち行列制御論理回路６２内の動作の流れを示
す。論理回路６２はまずアドレス・デコーダ６０から、
コプロセッサ２２がデータをビデオ・バッフ１範囲に書
き込もうとしているかどうかステップ１００で判定する
。そうであれば、ステップ１０２で、このアドレス範囲
のためのデータを記憶するためビデオ制御レジスタ６４
内の待ち行列ラッチがセットされているか否かが判定さ
れる。

ステップ１０４で、論理回路６２は、コプロセッサのメ
モリ・サイクルを延長するため、作動不能信号２０６（
第８図）を送る。ステップ１０６で、コプロセッサ２２
からのアドレスの下位１６ビツトがアドレス保持レジス
タ６６にラッチされる。

ステップ１０８で、固定された上位アドレスを待ち行列
アドレス発生機構６８を介して待ち行列カウンタ７０の
内容に連結することにより、待ち行列３０のためのアド
レスが作成される。このとき、待ち行列制御論理回路θ
２の動作と同時に、ビデオ・バッファ２６は変更のアド
レスをマルチプレクサ７４から受け取り、変更のための
データをマルチプレクサ７２から受け取る。コプロセッ
サＲＡＭ２４が正しく書かれることを可能にするための
適当な遅延の後、アドレスが変更されることを可能にす
るため、ステップ１１０で書込みパルスが逆ゲート制御
される。この元の書込みサイクルの終わりに、ステップ
１１２で、マルチプレクサ７４を介してコプロセッサ・
アドレスを待ち行列発生機構６８からの待ち行列アドレ
スで置き換えることにより、ビデオ待ち行列制御論理回
路６２は、変更されたアドレスをビデオ待ち行列３０に
書き込む。次にステップ１１４で、変更のアドレスを含
むアドレス保持レジスタ６６の内容がマルチプレクサ７
２に対するデータとしてビデオ待ち行列３０に供給され
る。ステップ１１Ｂで待ち行列制御論理回路６２は次に
書込みパルスをメモリに対して再び使用可能にする。ス
テップ１１８で、作動不能信号が下げられ、コプロセッ
サ２２の続行が可能になる。ステップ１２０で、この書
込みサイクルの終わりに、待ち行列制御論理回路６２が
マルチプレクサ７２及び７４を回復する。ステップ１２
２で、待ち行列アドレス発生機構６８が増分されて次の
待ち行列アドレスを指す。

第６図は待ち行列制御論理回路６２の動作についてのタ
イミング図を示す。コプロセッサは、信号２００として
示す、ビデオ・バッファ２６内のビデオ・データを変更
するためのアドレスを初めに発生する。アドレス・デコ
ーダは、コプロセッサ・アドレスがビデオ・バッファ２
６に対するものであることを待ち行列制御論理回路６２
に示す信号２０２を発生する。コプロセッサ２２は書込
みストローブ信号２０４を発生する。待ち行列制御論理
回路６２は、書込みサイクルが実行されることを示す作
動不能信号２０６をコプロセッサ２２に供給する。コプ
ロセッサ２２からのデータが次に信号２１２によりＲＡ
Ｍ２４にロードされる。

待ち行列制御論理回路６２は、アドレス及びデータをメ
モリＲＡＭ２４からアドレス保持レジスタ６°６に逆ゲ
ート制御してアドレスをゲート制御するため、書込み逆
ゲート制御パルス２１０をマルチプレクサ７２及び７４
に供給する。待ち行列制御論理６２は次に待ち行列アド
レス・ゲート制御信号１２０８をマルチプレクサ７２及
び７４に供給する。書込みパルス逆ゲート制御２１０は
次に下げられ、変更のアドレスをマルチプレクサ７４を
介してビデオ待ち行列３０に書き込むため、書込みパル
ス２１４が高められる。待ち行列制御論理回路６２は次
に、待ち行列アドレス・カウンタ７Ｏを増分するため、
待ち行列カウンタ歩進信号２１６を発生する。

第７図に、コプロセッサ２２がビデオ・バッファ２６及
びビデオ・アダプタ１８の両方にビデオ・データを供給
するときのコプロセッサ２２の動作を示す。この構成で
は、ビデオ制御レジスタ６４及びアドレス・デコーダ６
０はバス制御論理回路８２を制御し、バス制御論理回路
８２はＩ１０バス１０を介して、ビデオ・データをビデ
オ・アダプタ１８に供給する。前に第４図で考察したよ
うに、コプロセッサ２２が情報をビデオ・アダプタ１８
に供給するときは、同時に情報をビデオ・バッファ２６
に供給する。このことは、コプロセッサ２２からビデオ
・アドレス及びビデオ・データを受け取り、内部ＲＡＭ
２４のビデオ・バッファ２６と、バス制御論理回路８２
、Ｉ１０バス１０を介してビデオ・アダプタ１８の両方
に供給することにより行なわれる。ビデオ・バッファ２
６及びビデオ・アダプタ１８の両方に対するアドレスは
コプロセッサ２２にとっては同じであるので、コプロセ
ッサ２２が２つの別々の書込み動作を実行する必要はな
い。１つの書込み動作がデータをバッフ１２６とアダプ
タ１８の両方に供給する。■１０バス上でデータが書か
れるか否かの判定は、ビデオ制御レジスタ６４にセット
されたビットにより決定される。これらのビットはマス
ク・プロセッサ１２によりセットされる。同様に、マス
ク・プロセッサ１２は、再配置レジスタ８０内のオフセ
ット・アドレスと、ビデオ・バッファ２６内のオフセッ
ト・アドレスでデータをアクセスするためアドレス・デ
コーダ７８を介して復号されてアクセス・ゲート論理回
路７６に供給されたＩ１０バス１０を介するアドレスを
使って、前述のようにビデオ・バッファ２６を介してデ
ータにアクセスすることができる。

第８図はコプロセッサ・モジュール２０のためのアドレ
ス・ゲート論理回路の図である。第８図の目的は、コプ
ロセッサ２２及びマスク・プロセッサ１２の両方がＩ１
０バス１０を介して、どのようにコプロセッサ・モジュ
ール２０の内部ＲＡＭ２４をアクセスするかを示すこと
である。ＢＩＯＳモード・レジスタ９０及び再配置レジ
スタ８０はＩ１０バス１０を介してマスク・プロセッサ
１２によりアドレス可能である。前に説明したように、
ＢＩＯＳレジスタ９０は、マスク・プロセッサ１２が特
別なオペレーティング・システム・ソフトウェアをＲＡ
Ｍ２４　（第１図参照）の区域３２に供給するとき使用
される。コプロセッサ２２が内部ＲＡＭ２４をアドレス
しようとするとき、アドレスがアドレス・デコーダ４に
供給され、アドレス・デコーダ４は、コプロセッサ２２
が内部ＲＡＭ２４にアクセスしようとしていることを判
定する。デコーダ論理回路４は、次に信号をメモリ・ア
クセス回路８２に供給し、アクセスが必要とされている
ことを明示すると共に、制御された区域、すなわち、読
取り専用区域に対するアクセスを識別する。コプロセッ
サ２２からのアクセスが内部ＲＡＭ２４に対するもので
ない場合は、アドレスは３状態ドライバ２を介してＩ１
０バス１０に供給され、バス１０はアクセスの前に調停
されねばならない。バス制御論理回路８２は、バス１０
が得られるまで、動作不能信号をコプロセッサに送る。

同様に、マスク・プロセッサ１２が内部ＲＡＭ２４をア
ドレスしようとする場合は、アドレスはレシーバ１を介
して受け取られる。このアドレスはマルチプレクサ７４
、比較回路７６及びアドレス・デコーダ５に同時に供給
される。比較回路７θにより受け取られたアドレスが一
致出力をＯＲゲート６に供給する場合は、前述のように
マスク・プロセッサ１２が、再配置されたメモリ・マツ
プにアクセスしようとしている。アドレスが復号論理回
路５により復号され、信号がＯＲゲート６に供給された
場合は、マスク・プロセッサ１２はメモリ・マツプの下
位６４０Ｋまたは上位１２８Ｋをアドレスしようとして
いる。いずれの場合も、マルチプレクサ７４は使用可能
にされて、外部バスからメモリ２４に対するアクセスを
もたらす。メモリ・アクセス・タイミング８２も、前に
考察したように、待ち行列制御論理回路６２から入力を
受け取る。コプロセッサ２２とメモリ・アクセス・タイ
ミング回路８２の間に接続された制御線８は、コプロセ
ッサ２２が内ｇＲＡＭ２４及びＩ１０バス１０にアクセ
スするための制御信号及びタイミング信号を供給する。

メモリ・アクセス・タイミング回路８２の出力はマルチ
プレクサ７４に供給され、マルチプレクサ７４は、内部
ＲＡＭ２４のもっと多くの記憶位置にアクセスするため
、幾つかのアドレスの１つを多重化する。

待ち行列アドレス発生機構６８はマルチプレクサ７４に
接続されて、前述のように、待ち行列制御論理回路６２
の制御のもとで、ビデオ待ち行列を古くためのアドレス
を供給する。

第９図は、Ｉ１０バス１０に接続されたビデオ制御レジ
スタ６４の線図である。ビデオ制御レジスタはＩ１０バ
ス１０を介してマスク・プロセッサ１２によりセットさ
れる。ビデオ制御レジスタ６４のセツティングは、どの
アドレス範囲が内部ＲＡＭ２４内のビデオ待ち行列３０
により使用されるかを決定する。したがって、アドレス
がアドレス・デコーダ６０を介してコプロセッサ２２か
ら受け取られたときは、アドレス・デコーダθ０は、指
示された線上に信号を供給し、この信号はメモリｅアク
セス争タイミング回路８２でビデオ制御レジスタ６４の
ラッチＩＡ、２Ａ及び３Ａと組み合わされて、（１）コ
プロセッサ・データがＲＡＭ１９及び内部ＲＡＭ２４の
両方に書き込まれるのか、または（２）データはＲＡＭ
２４にのみ書き込まれるのかを決定する。前に説明した
ように、このことは、コプロセッサ２２が表示装置１７
の制御権を有するときに、マスク・プロセッサ１２の制
御のもとてコプロセッサ２２が２つの別々のメモリ域に
同時に書き込むことを可能にするか、または、その代わ
りに、マスク・プロセッサ１２が表示装置１７の制御権
を有するときに、ビデオ・バッファ２６を更新するため
内部ＲＡＭ２４にのみ書き込むことを可能にする。ビデ
オ制御レジスタ６４内の第２の組のラッチ（ＩＢ、２Ｂ
１３Ｂ）は待ち行列制御論理回路６２を介して、ビデオ
・アクセスのアドレスが待ち行列域４２に書き込まれる
べきかどうか決定する。

第１０図は、１１０バス１０に接続されたＢＩＯＳモー
ド・レジスタ９０を示す。ＢＩＯＳモード・レジスタ９
０はマスク・プロセッサ１２によりロードされる。アド
レス・デコーダ９４はコプロセッサ２２からアドレスを
受け取って、それらのアドレスが図示の４つの独立した
アドレス空間のいずれかに向けるものであるかどうか判
定する。

アドレス・デコーダ９４の出力はＢＩＯＳモード・レジ
スタ９０及びメモリ・アクセス論理回路８２のセツティ
ングと組み合わされて、コプロセッサ２２がＢＩＯＳデ
ータを内部ＲＡＭ２４から読み取るのか、またはＩ１０
アダプタ３４（第１図）から読み取るのかを決定する。

前に考察したように、このことは、コプロセッサ２２が
どこでオペレーティング・システムにアクセスするかを
プロセッサが制御することを可能にする。コプロセッサ
２２が内部ＲＡＭ２４内のそのＢｒＯ３を読み取るよう
にマスク・プロセッサ１２が命令することを可能にする
ことにより、この機能がコプロセッサ２２の動作の効率
を増大させるということを理解することが重要である。

このＲＡＭ２４はコプロセッサ２２の初期プログラム・
ロード段階でマスク・プロセッサ１２により予めロード
されていた。ＢＩＯＳデータを読み取るためコプロセッ
サ２２がＩ１０アダプタ１８または３４にアクセスする
とき、アクセスは８ビツト・アクセスであり、３２ビツ
ト・ワードを取り出すには数回のＩ１０バス・アクセス
を必要とすることが理解されるはずである。一方、マス
ク・プロセッサ１２に初期プログラム・ロード時間中に
１回だけＩ１０アダプタ１８または３４にアクセスし、
データ３２ビツトをコプロセッサ・モジュール２０のＦ
’［ＲＡＭ２４に一度に転送する。したがって、コプロ
セッサ２２がＢＩＯ８情報にアクセスすることが必要な
ときは、ＲＡＭ２４上で３２ビツト幅でそうすることが
でき、アクセスはもっと迅速に、かつＩ１０バス１０を
介する過剰な回数のデータ転送なしに行なわれる。

第１１図は再配置レジスタ８０を示し、再配置レジスタ
８０もマスク・プロセッサ１２によりＩ１０バス１０か
らロードされる。前に考察したように、比較回路７６は
、マスク・プロセッサ１２が内部ＲＡＭ２４の１メガバ
イト全体にアクセスするのかどうかを判定するため、■
１０バス１０のアドレスと再配置レジスタ内の記憶アド
レスを比較するため使用される。デコーダ９５はマスク
・プロセッサ・アドレスを調べて、マスク・プロセッサ
１２が内部ＲＡＭの最初の６４０　Ｋ及び最後の１２８
Ｋにアクセスするだけであるかどうか判定する。

本発明を図示の実施例に関連して説明したが、この説明
は限度的な意味で解釈されることを意図するものではな
い。図示の実施例の種々の変更、ならびに本発明の他の
どのような実施例も、その説明に関連して、当業者には
明らかであろう。したがって、頭書の特許請求の範囲は
、本発明の範囲に入るどのような変形または実施例をも
包含するものと考えられる。

【図面の簡単な説明】

第１図は、多重処理システムのブロック線図、第２図は
、コプロセッサから見たメモリ・マツプの記号ダイヤグ
ラム、第３図は、マスク・プロセッサ、及び情報バスに接続さ
れた他の装置から見たメモリ・マツプの記号ダイヤグラ
ム、第４図は、コプロセッサ、ビデオ待ち行列アクセス及び
書込み制御回路のブロック線図、第５図は、待ち行列制
御論理回路の動作を示す流れ図、第６図は、待ち行列制御論理回路による２重書込み動作
を示すタイミング図、第７図は、コプロセッサ、ビデオ・バッファ・アクセス
回路及び書込み制御回路のブロック線図、第８図は、コ
プロセッサのためのメモリ・アドレス・ゲート論理回路
の概略ブロック線図、第９図は、ビデオ制御レジスタ回
路のブロック線図、第１０図は、２進入出カシステム制御レジスタ回路の概
略ブロック線図、第１１図は、メモリ再配置回路のブロック線図である。１０・・・・Ｉ１０バス、１２・・・・マスク・プロセ
ッサ、１６・・・・主メモリ、１７・・・・表示装置、
１８・・・・ビデオ・アダプタ、２０・・・・コプロセ
ッサ・モジュール、２２・・・・コプロセッサ、２６・
・・・ビデオ・バッファ・シャドー域、２８・・・・ｌ
１０ＲＯＳシヤドー域、３０・・・・ビデオ待ち行列域
。出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーシ日ソ復代理人　弁理士　澤　　１）　俊　　夫ｖ、２回纂３図ｚｓｉゴ　　　　　　　　　　　　　　　　　　　　　
　　　　　　ｒ１０バー２纂　９　回篤１０圀！＋配！篤１１圀

Claims

【特許請求の範囲】情報を記憶する複数のメモリ・ロケーションと、このメ
モリ・ロケーションを読出しアクセスする読出し手段と
、制御情報を受け取る制御手段と、この制御情報に基づいて上記メモリ・ロケーションの第
１の部分に対して、または同時に上記メモリ・ロケーシ
ョンの複数の部分に対して書込みアクセスする書込手段
とを有することを特徴とするメモリ・システム。