JPH04246764A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置に関し、
特にアドレス・バス、データ・バスに接続され、外部プ
ロセッサによってリードあるいはライトされるデータ処
理装置に関する。

【０００２】

【従来の技術】近年のデータ処理装置、たとえばパーソ
ナル・コンピュータやエンジニア・ワークステーション
では、処理の高速化のためにメインＣＰＵ以外に各種の
専用プロセッサを搭載している。専用プロセッサには、
画像処理用やグラフィックス処理用などさまざまなもの
があるが、それぞれかなり高度なデータ処理が可能にな
ってきている。

【０００３】このようないわばマルチプロセッサ構成の
システムでは、メインＣＰＵと専用プロセッサ間の並列
動作効率を高めることが重要であるが、とくに両者間の
情報交換に要するオーバヘッドがシステム全体の性能に
大きく影響する。情報交換とは、メインＣＰＵが処理全
体のシーケンスをコントロールし、必要に応じて専用プ
ロセッサを動作させるために、専用プロセッサに対して
必要なデータや処理開始命令を転送することと、さらに
専用プロセッサの処理結果を読みだすことを意味する。

【０００４】この情報交換は、メインＣＰＵから見ると
専用プロセッサに対するデータのライトあるいはリード
という形態をとることが多い。また、一般にメインＣＰ
Ｕと専用プロセッサ間のデータ転送はシステム・バスな
どの標準的なバスを介するので、ライトあるいはリード
に要する時間は短くない。このような環境の中で少しで
もライトに関してデータ転送速度を高速化するために、
つぎのような方法が案出されている。

【０００５】メインＣＰＵから第１回目のライト要求に
対しては、無条件にノーウェイトでライト・サイクルを
終了し、内部的にはライト要求の終了時から実際のライ
ト処理を開始する。続いて次のライト要求があった場合
、もし第１回目の内部ライト処理を終了していなければ
メインＣＰＵに対してウェイト信号をアクティブにする
。この方式のメリットは、専用プロセッサに対するライ
ト・サイクルが短い間隔で連続しなければ、常にノーウ
ェイトでライトを実行できることである。また、ライト
とライトの間のいわゆるリカバリ・タイムを有効に使用
できるので効率がよい。

【０００６】一方、リード処理に対してはこの方法は利
用できない。ライト処理はＣＰＵに対して情報のフィー
ドバックがないため、実際のライト処理が終了していな
くてもＣＰＵに対しては見かけ上終了したように見せる
ことができるのに対し、リード処理はリード要求中に正
しいリード・データをＣＰＵに返さなければならないた
めである。

【０００７】従来のリード処理の動作タイミングを図５
に示す。リード要求がアクティブになってから内部デー
タのリードを開始し、データをリードできたタイミング
でウェイトをインアクティブにするというものである。 リードのサイクル時間、すなわちあるタイミングでリー
ド要求がアクティブになった時点からつぎのリード要求
がアクティブになるまでの時間を、大きく４つの期間に
わけることができる。

【０００８】第１の期間（図５の１）は、非同期で入力
されるリード要求がアクティブになった時点から実際の
内部リード信号がアクティブになるまでの期間、第２（
図５の２）は実際の内部リード時間、第３（図５の３）
はウェイトが解除されてからリード要求がインアクティ
ブになるまでの時間、第４（図５の４）はリード要求が
ふたたびアクティブになるまでのいわゆるリカバリ時間
である。

【０００９】

【発明が解決しようとする課題】従来のリード処理は、
システム・バスを介したリード／ライト要求が専用プロ
セッサの動作クロックと非同期に入力されるので、専用
プロセッサ内で同期化した内部リード信号あるいは内部
ライト信号を生成する必要がある。これが上述した第１
の期間であり、１〜２クロックを要する。そこから上述
した第２の期間、つまり実際のリード処理が行われるこ
とになる。この第２の期間を１クロックで終了できると
すると、リード要求がアクティブになってから２〜３ク
ロックはデータが準備できないため、この期間はメイン
ＣＰＵに対してウェイト信号をアクティブにする必要が
ある。

【００１０】また、データを用意できてウェイト信号を
インアクティブにした後も、ＣＰＵ側にとっては非同期
信号であるウェイト信号を同期化するサイクルが生じる
ので、ここでも１〜２クロックのロスがある（上記第２
の期間）。

【００１１】このように、従来の方法では１回のリード
に関してすくなくても６クロック程度は必要であった。 また、リード処理のアクセス時間のうち同期化の時間が
全体のかなりの割合を占めているので、高速化するため
には同期化を不要にする工夫が必要である。

【００１２】本発明の目的は、ノーウェイトでデータを
リードすることで同期化時間を不要にし、ノーウェイト
でＣＰＵがライトできるデータ処理装置を提供すること
にある。

【００１３】

【課題を解決するための手段】本発明のデータ処理装置
は、アドレス・バス、データ・バスに接続され、外部プ
ロセッサによってリードあるいはライトされるデータ処
理装置において、前記アドレス・バス上のアドレスに対
応づけられた複数の記憶手段と、前記アドレスに対応す
る前記記憶手段からデータをリードしデータ・レジスタ
に格納し前記データ・バスに出力する第１のリード手段
と、前記アドレスから所定の規則にもとづいて第２のア
ドレスを生成しアドレス・レジスタに格納するとともに
、前記第２のアドレスに対応する前記記憶手段からデー
タをリードし前記データ・レジスタに格納する第２のリ
ード手段と、前記アドレスと前記アドレス・レジスタの
内容を比較し一致を検出するアドレス比較手段と、外部
からのリード要求に際して、前記アドレス比較手段によ
り一致が検出されなかったときには、前記第１のリード
手段にひきつづき前記第２のリード手段を実行し、前記
アドレス比較手段により一致が検出された場合には、前
記データ・レジスタの内容を前記データ・バスに出力す
るとともに、前記第２のリード手段を実行する手段を含
んで構成される。

【００１４】さらに、本発明の別の構成は、上述した構
成に加えて、前記データ・レジスタを２本を備え、前記
第１、第２のリード手段を実行するたびに、いずれのデ
ータ・レジスタをアクセスするかを動的に変更する手段
を有している。

【００１５】

【実施例】次に本発明の第１の実施例について、図面を
参照して詳細に説明する。

【００１６】図１は本実施例のブロック図、図２は動作
タイミング図である。本実施例のデータ処理装置は、２
５６ワードの２ポート・レジスタ・フィイルを有してお
り、まずＣＰＵがこの２ポート・レジスタ・ファイルの
所定の領域にコマンド／パラメータを格納すると、その
データに基づいて本データ処理装置自身が処理を開始し
、処理結果を２ポート・レジスタ・ファイルの所定の領
域に格納するというものである。その処理結果は、最終
的にはＣＰＵが読みだして使用する。

【００１７】図１において、１はリードライト・コント
ローラ、２はデータ・レジスタ、３はアドレス・ジェネ
レータ、４はアドレス・レジスタ、５はアドレス・コン
パレータ、６はマルチプレクサ、７はレジスタ・ファイ
ル、８はプロセッサ、９〜１０はバッファ、２０はリー
ド信号、２１はウェイト信号、２２はデータ・バス、２
３はアドレス・バス、２４は一致信号、２５はプロセッ
サ・バス、２６〜２８は内部バス、２９は内部リード信
号、３０はプロセッサ・ウェイト信号、３１はファース
ト・リード信号、３２はセカンド・リード信号、３３は
内部ライト信号である。

【００１８】図１と図２を用いてリード動作について説
明する。図２はリードが３回連続した場合のタイミング
を示したタイミングで、タイミング信号名の番号は図１
のそれと一致している。まず、第１回目のリードのため
にＣＰＵからリード・アドレスがアドレス・バス２３を
介して入力される。このときアドレスを“Ａ”とする。 次にリード信号２０がアクティブになる。アドレスの入
力とともにアドレス・コンパレータ５で入力アドレスと
以前に発生した先行アドレスを比較する。これはアドレ
ス・レジスタ４の内容とアドレス・バス２３の内容をア
ドレス・コンパレータ５で単純な一致を検出する処理と
なる。アドレス・レジスタ４の内容が“Ａ”でなければ
不一致となり通常のリード処理を開始する。

【００１９】通常のリード処理は、リードライト・コン
トローラ１によりリード要求を同期化することから始ま
る。同期化した信号はファースト・リード信号３１でマ
ルチプレクサ６を制御し、レジスタ・ファイル２７に入
力するアドレスとしてアドレス・バス２３を選択する。 この時内部リード信号２９もアクティブになり、レジス
タ・ファイル７の所定のアドレスのデータが内部バス２
８を介して出力され、データ・レジスタ２にラッチされ
る。このタイミングでデータ・バス２２には、バッファ
１０を介してリード・データが出力されはじめるので、
ウェイト信号２１をインアクティブにする。なお、ウェ
イト信号２１はアドレスが一致しなかった際には、リー
ド信号がアクティブになるのと同時にアクティブにし、
リード・データが準備できるまでＣＰＵに対してウェイ
トを要求する。

【００２０】ウェイトをインアクティブにしてからさら
に、先行リード処理を行う。先行リード処理とは、アド
レス・バス２３のアドレスをアドレス・ジェネレータ３
でインクリメントした結果得られるアドレスで、レジス
タ・ファイル７をリードすることである。このタイミン
グでは、マルチプレクサ６はアドレス・ジェネレータ７
の出力、すなわち内部バス２６を選択しているので、レ
ジスタ・ファイルにはインクリメントされたアドレスが
入力されている。さらに内部リード信号２９も第１回目
のリードに引続きアクティブになるので、新しく入力さ
れるアドレスからデータがリードされ内部バス２８上に
出力される。また、これと同じタイミング、すなわちセ
カンド・リード信号３２がアクティブになるタイミング
で、内部バス２６上の新たなアドレスをアドレス・レジ
スタ４にラッチする。

【００２１】ウェイト信号２１がインアクティブになる
と、ＣＰＵはデータを引取った後にリード信号２０をイ
ンアクティブにする。このリード信号２０の立ち下がり
で、レジスタ・ファイル７からリードしていたデータを
データ・レジスタ２にラッチする。すなわち、このデー
タがつぎのリードのために用意した先行リード・データ
である。

【００２２】つぎに２回目のリード処理について説明す
る。ＣＰＵは１回目のアドレスに＋１したアドレス“Ａ
＋１”を出力したとする。この場合アドレス・コンパレ
ータ５から出力される一致信号２４がアクティブになる
。これが前に行った先行リード処理がヒットしたことを
示す信号である。このとき、すでにリード・データはデ
ータ・レジスタ２に格納されており、リード信号２０が
アクティブになった瞬間からデータ・バス２２に有効デ
ータを出力できるのでウェイト信号２１をアクティブに
する必要がない。したがってＣＰＵはデータを即時にリ
ードでき、短いサイクルでリード処理を完了することが
できる。

【００２３】一方、本データ処理装置では、内部処理と
して先行リード処理を行っておく。すなわちセカンド・
リード信号３２をアクティブにするところから処理を開
始する。処理の手順は第１回目と同様である。この結果
、２回目のリード信号２０がインアクティブになったと
きは“Ａ＋２”番地の内容がデータ・レジスタ２に格納
されていることになる。３回目のリードも２回目のリー
ド処理と同様である。

【００２４】このように先行リード処理がヒットした場
合、ＣＰＵはノーウェイトで動作できるので４クロック
程度のリード・サイクルを実現できる。

【００２５】以上のようにしてＣＰＵからのリード処理
を行うが、内部のプロセッサ８はつぎのようにして動作
する。プロセッサ８は通常、レジスタ・ファイル７の特
定の番地のデータを監視し、この番地に処理コマンドを
書込まれたことを検出すると処理を開始する。このコマ
ンドはもちろんＣＰＵによってライトされる。したがっ
て、ＣＰＵがこのデータ処理装置をアクセスすると、レ
ジスタ・ファイル７へのアクセスが競合するため、プロ
セッサ８をウェイトして競合を回避している。この信号
がプロセッサ・ウェイト信号３０である。

【００２６】レジスタ・ファイルは２ポートであること
はすでにのべたが、ＣＰＵアクセス中は、内部バス２７
、２８およびリード信号２９、内部ライト信号３３が選
択されるが、それ以外はプロセッサ・バス２５が選択さ
れプロセッサ８がレジスタ・ファイル７をアクセスして
いる。

【００２７】次に本発明の第２の実施例について図面を
用いて説明する。図３が本実施例のブロック図、図４が
動作タイミング図である。第１の実施例と基本的に同じ
であるが、データ・レジスタ１１を追加したところが異
なる。このレジスタを追加した目的は、ＣＰＵがアクセ
スした際に、プロセッサ８をウェイトする時間を短縮す
るというものである。第１の実施例の中で、プロセッサ
・ウェイト信号について説明したが、先行リード処理が
ヒットしなかった場合には、かなり長い間レジスタ・フ
ァイル７をＣＰＵ側からアクセスしつづけることになる
。したがって、リードする時間の長いＣＰＵに接続され
た場合やランダムなアドレスをリードすることが多い場
合は特に、プロセッサ８がウェイトされる期間が増大す
るわけである。応用によっては、プロセッサ８の処理実
行とＣＰＵによるレジスタ・ファイル７のリード／ライ
トが並列に、しかも頻繁に行われるものがある。そのよ
うなシステムに効果的に対応できるのが本実施例である
。

【００２８】図３において、１１がデータ・レジスタ、
１２がマルチプレクサ、３４が出力スイッチ信号である
。図３と図４を用いて動作について、第１の実施例との
相違点を中心に説明する。第１の実施例では、データ・
レジスタが１本しかなかったために、先行リードしたデ
ータをデータ・レジスタ２にラッチするタイミングはリ
ード信号２０の立ち下がりであった。これに対して本実
施例では、セカンド・リード信号３２の立ち下がりで、
データ・レジスタ１１にラッチする。すなわち、レジス
タ・ファイル７に対して先行リードのためのアドレスを
入力した１クロック後に、２本目のデータ・レジスタ１
１にラッチするのである。どちらのレジスタにラッチす
るかを選択するのが入力スイッチ信号である。

【００２９】この信号はファースト・リード信号３１と
セカンド・リード信号３２のいずれかの信号の立ち下が
り反転する信号で、“０”レベルがデータ・レジスタ２
、“１”レベルがデータ・レジスタ１１を示している。 そして、リード信号２０がインアクティブになると、マ
ルチプレクサ１２を切換えてデータ・レジスタ１１の内
容を出力するようにする。２本のレジスタの出力を選択
するのが出力スイッチ３４である。この信号はリード信
号２０の立ち下がりで反転する。なお、入力スイッチ信
号、出力スイッチ信号３４とも、リセットおよびファー
スト・リード信号３１がアクティブになると“０”に初
期化される。

【００３０】２回目のリードのときは、先行リードした
データをラッチするレジスタはデータ・レジスタ２であ
り、また、リード信号２０がインアクティブになったと
きには、マルチプレクサ１２はデータ・レジスタ２を選
択するのである。このようにして、データ・レジスタ２
と１１の２本のダブル・レジスタをスイッチしながら使
用するのである。

【００３１】本実施例ではプロセッサ・ウェイトを短縮
するのが目的であった。図４に示したように、プロセッ
サ・ウェイト信号３０がアクティブになるのは、実際に
レジスタ・ファイル７をアクセスしている期間、すなわ
ちファースト・リード信号３１あるいはセカンド・リー
ド信号３２がアクティブの期間だけである。したがって
必要最小限の時間だけプロセッサ８がウェイトされるよ
うになった。

【００３２】

【発明の効果】以上説明したように、本発明によって従
来少なくとも６クロック程度かかっていたＣＰＵと専用
プロセッサ間のリード処理時間を４クロック程度に削減
することができた。これは、ＣＰＵに対してノーウェイ
トでリード処理を実行できたことに起因する効果である
。すなわち、リード処理のタイミング上、非同期信号の
同期化処理に要する時間と、リード処理そのものに要す
る時間を見掛け上カットできたのである。このクロック
数は本システム固有のものではあるが、考え方は一般の
リード処理に適用できるので１．５倍から２倍ちかく性
能が向上したといえる。

【００３３】ＣＰＵ、専用プロセッサそれぞれ単体の性
能が高速化される中で、両者のデータ転送スピードを高
速化することがますます重要になってきているため、比
較的容易な回路の追加で２倍ちかくの性能を得られるの
は効果大であるといえる。

【００３４】さらに、第２の実施例で述べたように２本
のデータ・レジスタをスイッチしながら使用することに
より、内部のプロセッサをウェイトする時間を最小限に
抑えることができる。これは直接リード・サイクルの短
縮化には影響はないが、ＣＰＵと本データ処理装置のレ
ジスタ・フィルタに関するアクセス競合を最小限に抑え
ることができるので、システム全体のスループットを向
上できる効果がある。

【００３５】また、実施例ではアドレス・ジェネレータ
の機能として＋１する機能だけを備えたが、別の演算あ
るいはテーブル・ルックアップなどの手法に置き換えて
も、本発明の主旨から離脱するものではない。また、複
数の演算の中から１つの演算を選択する機能を追加する
ことにより、より高度に専用化した装置が実現できる。 また、記憶手段としてレジスタ・ファイルを使用したが
、ＲＡＭなどのメモリを利用することも可能である。

【００３６】なお、実施例ではリード処理について記述
したが、リード処理とライト処理は独立性が高いので、
ライト処理に関していかなる方式を採用しても、容易に
本発明と組合せることができることは明白である。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図である。

【図２】図１の動作波形図である。

【図３】第２の実施例のブロック図である。

【図４】図３の動作波形図である。

【図５】従来例を説明するための動作波形図である。

【符号の説明】

１　　　　リードライト・コントローラ２　　　　デー
タ・レジスタ ３　　　　アドレス・ジェネレータ ４　　　　アドレス・レジスタ ５　　　　アドレス・コンパレータ ６　　　　マルチプレクサ ７　　　　レジスタ・ファイル ２０　　　　リード信号 ２１　　　　ウェイト信号 ２２　　　　データ・バス ２３　　　　アドレス・バス ２４　　　　一致信号 ３１　　　　ファースト・リード信号 ３２　　　　セカンド・リード信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　アドレス・バス、データ・バスに接続
   され外部プロセッサによってリードあるいはライトされ
   るデータ処理装置において、前記アドレス・バス上のア
   ドレスに対応づけられた複数の記憶手段と、前記アドレ
   スに対応する前記記憶手段からデータをリードしデータ
   ・レジスタに格納し前記データ・バスに出力する第１の
   リード手段と、前記アドレスから所定の規則にもとづい
   て第２のアドレスを生成しアドレス・レジスタに格納す
   るとともに前記第２のアドレスに対応する前記記憶手段
   からデータをリードし前記データ・レジスタに格納する
   第２のリード手段と、前記アドレスと前記アドレス・レ
   ジスタの内容を比較し一致を検出するアドレス比較手段
   と、外部からのリード要求に際して前記アドレス比較手
   段により一致が検出されなかったときには前記第１のリ
   ード手段にひきつづき前記第２のリード手段を実行し前
   記アドレス比較手段により一致が検出された場合には前
   記データ・レジスタの内容を前記データ・バスに出力す
   るとともに前記第２のリード手段を実行する手段とを含
   んで構成されることを特徴とするデータ処理装置。