JP2882831B2 - バスインタリーブ制御方法 - Google Patents
バスインタリーブ制御方法Info
- Publication number
- JP2882831B2 JP2882831B2 JP1337729A JP33772989A JP2882831B2 JP 2882831 B2 JP2882831 B2 JP 2882831B2 JP 1337729 A JP1337729 A JP 1337729A JP 33772989 A JP33772989 A JP 33772989A JP 2882831 B2 JP2882831 B2 JP 2882831B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- access
- address
- control method
- interleave control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Multi Processors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はバスインタリーブ制御方法に関し、詳しく
は、主メモリを物理的に複数に分離し、これらに連続的
にアドレスを割り当てることによって各メモリに対し複
数のアクセス主体（演算処理装置）が独立して連続的に
アクセス要求を行ない、演算処理装置が並列動作できる
ようにしたバスインタリーブ制御方法において、同一の
主メモリに対するアクセスが競合した場合の制御方法に
関する。
は、主メモリを物理的に複数に分離し、これらに連続的
にアドレスを割り当てることによって各メモリに対し複
数のアクセス主体（演算処理装置）が独立して連続的に
アクセス要求を行ない、演算処理装置が並列動作できる
ようにしたバスインタリーブ制御方法において、同一の
主メモリに対するアクセスが競合した場合の制御方法に
関する。
（従来の技術） 複数の演算処理装置が主メモリをアクセスする方法と
しては、一般に第４図に示すように、演算処理装置1X,1
Yは主メモリ２のアクセスサイクルの間、メモリアドレ
スをアドレスバス３に出力しながらデータバス４を介し
てデータを読み出し、またはデータを書き込んでいる。
この方法では、主メモリ２が低速で演算処理装置1X,1Y
が高速である場合、主メモリ２に対するアクセス頻度が
高ければ処理能力が低下する。また、通常、演算処理装
置のような複数のアクセス主体がバスに接続される場合
には、バス競合制御のオーバーヘッドにより更に処理効
率が低下することとなる。
しては、一般に第４図に示すように、演算処理装置1X,1
Yは主メモリ２のアクセスサイクルの間、メモリアドレ
スをアドレスバス３に出力しながらデータバス４を介し
てデータを読み出し、またはデータを書き込んでいる。
この方法では、主メモリ２が低速で演算処理装置1X,1Y
が高速である場合、主メモリ２に対するアクセス頻度が
高ければ処理能力が低下する。また、通常、演算処理装
置のような複数のアクセス主体がバスに接続される場合
には、バス競合制御のオーバーヘッドにより更に処理効
率が低下することとなる。
これに対し、第５図に示すように複数の演算処理装置
1X,1Yを複数のアドレスバス3X,3Yを介して複数の主メモ
リ2X,2Yに接続する構成では、各演算処理装置1X,1Yがそ
れぞれ一つの主メモリ2Xまたは2Yしかアクセスしない時
には各メモリアクセスが並列化されるために全体として
の処理効率がよい。この制御方法はいわゆるアドレスバ
スインタリーブ制御方法として知られている。
1X,1Yを複数のアドレスバス3X,3Yを介して複数の主メモ
リ2X,2Yに接続する構成では、各演算処理装置1X,1Yがそ
れぞれ一つの主メモリ2Xまたは2Yしかアクセスしない時
には各メモリアクセスが並列化されるために全体として
の処理効率がよい。この制御方法はいわゆるアドレスバ
スインタリーブ制御方法として知られている。
しかるに、各演算処理装置1X,1Yがそれぞれ複数の主
メモリ2X,2Yをアクセスするときには、バンク切換制御
装置5X,5Yによるバンク切り換えのためのオーバーヘッ
ドが生じるため効率は低下する。一般に、演算処理装置
は命令のフェッチと演算のためのデータの読み書きのた
めにプログラムメモリやデータメモリ等の主メモリをア
クセスするので、第５図において一方の演算処理装置、
例えば1Xを命令フェッチ用に、他方の1Yを命令実行用に
位置付ければ、命令フェッチのためのメモリアクセスと
命令実行のためのメモリアクセスとが並列化されて効率
良い処理が実現されることとなる。
メモリ2X,2Yをアクセスするときには、バンク切換制御
装置5X,5Yによるバンク切り換えのためのオーバーヘッ
ドが生じるため効率は低下する。一般に、演算処理装置
は命令のフェッチと演算のためのデータの読み書きのた
めにプログラムメモリやデータメモリ等の主メモリをア
クセスするので、第５図において一方の演算処理装置、
例えば1Xを命令フェッチ用に、他方の1Yを命令実行用に
位置付ければ、命令フェッチのためのメモリアクセスと
命令実行のためのメモリアクセスとが並列化されて効率
良い処理が実現されることとなる。
第５図の構成に対し、第６図に示すものはアドレスバ
ス３を１つだけ設け、これを時間的に２分割して各フェ
ーズに１つ演算処理装置1X,1Yを割り当て、さらに主メ
モリ2X,2Y側にアドレスラッチ6X,6Yをそれぞれ設けるこ
とによって第５図と同様の機能を実現した、いわゆるア
ドレスバス時分割によるバスインタリーブ制御方法であ
る。この方法ではアドレスラッチ6X,6Yのためのストロ
ーブ信号を生成する必要があり、アドレスの出力時間は
アクセスサイクルＴの1/2になる。この場合のメモリア
クセス・タイミングを第７図に示す。なお、第７図にお
いて、A0,A2は主メモリ2Xのアドレス、A1,A3は主メモリ
2Yのアドレスを示している。
ス３を１つだけ設け、これを時間的に２分割して各フェ
ーズに１つ演算処理装置1X,1Yを割り当て、さらに主メ
モリ2X,2Y側にアドレスラッチ6X,6Yをそれぞれ設けるこ
とによって第５図と同様の機能を実現した、いわゆるア
ドレスバス時分割によるバスインタリーブ制御方法であ
る。この方法ではアドレスラッチ6X,6Yのためのストロ
ーブ信号を生成する必要があり、アドレスの出力時間は
アクセスサイクルＴの1/2になる。この場合のメモリア
クセス・タイミングを第７図に示す。なお、第７図にお
いて、A0,A2は主メモリ2Xのアドレス、A1,A3は主メモリ
2Yのアドレスを示している。
上述したようなバス時分割によるインタリーブ制御方
法も、通常の方法と同様に複数の演算処理装置1X,1Y4が
同一の主メモリ2Xまたは2Yをアクセスする場合の調停機
構が必要であり、調停手段が複雑であればそれだけオー
バーヘッドによりアクセス効率が低下するため、アクセ
ス効率を向上させるためにインタリーブ構成にした意味
がなくなる。
法も、通常の方法と同様に複数の演算処理装置1X,1Y4が
同一の主メモリ2Xまたは2Yをアクセスする場合の調停機
構が必要であり、調停手段が複雑であればそれだけオー
バーヘッドによりアクセス効率が低下するため、アクセ
ス効率を向上させるためにインタリーブ構成にした意味
がなくなる。
（発明が解決しようとする課題） 上述したように主メモリのアクセス効率を向上させる
ためにバス時分割によるバスインタリーブ制御方法を採
用する場合には、同一の主メモリへのアクセス競合によ
る効率の低下を最小限に抑え、かつこの競合を容易に制
御できる方法が必要になる。特に、複数（例えば２つ）
の演算処理装置のうち一方が命令フェッチのみを行な
い、他方命令実行を行なう場合に、２つの主メモリの一
方をプログラムメモリとして他方をデータメモリとする
と、プログラムメモリである主メモリに対するアクセス
の競合が問題となる。
ためにバス時分割によるバスインタリーブ制御方法を採
用する場合には、同一の主メモリへのアクセス競合によ
る効率の低下を最小限に抑え、かつこの競合を容易に制
御できる方法が必要になる。特に、複数（例えば２つ）
の演算処理装置のうち一方が命令フェッチのみを行な
い、他方命令実行を行なう場合に、２つの主メモリの一
方をプログラムメモリとして他方をデータメモリとする
と、プログラムメモリである主メモリに対するアクセス
の競合が問題となる。
本発明は上記問題点を解決するために提案されので、
その目的とするところは、バス時分割によるバスインタ
リーブ制御方法において、１つの主メモリへのアクセス
競合が生じた場合の制御を容易化し、かつアクセス効率
の向上を図ったバスインタリーブ制御方法を提供するこ
とにある。
その目的とするところは、バス時分割によるバスインタ
リーブ制御方法において、１つの主メモリへのアクセス
競合が生じた場合の制御を容易化し、かつアクセス効率
の向上を図ったバスインタリーブ制御方法を提供するこ
とにある。
（課題を解決するための手段） 上記目的を達成するため、本発明は、複数の主メモリ
を複数の演算処理装置がアドレスバスを介してアクセス
するバスインタリーブ制御方法であって、前記アドレス
バスを時間的に分割して、各演算処理装置が１アクセス
サイクル内で複数に分割された各フェーズのみをそれぞ
れ占有するようにしたバス時分割によるバスインタリー
ブ制御方法において、特定の前記主メモリを複数の前記
演算処理装置が同時にアクセスしてアクセス競合が生じ
たことを検出する競合検出回路を設け、前記アクセス競
合が生じたときに、１アクセスサイクルにわたりアドレ
スバスの切り換えを抑制するバス切り換え抑制信号を出
力すると共に各演算処理装置を待機状態におくことによ
り、前記アドレスバスの時分割を抑制してバスのインタ
リーブを一時的に解消するようにしたものである。
を複数の演算処理装置がアドレスバスを介してアクセス
するバスインタリーブ制御方法であって、前記アドレス
バスを時間的に分割して、各演算処理装置が１アクセス
サイクル内で複数に分割された各フェーズのみをそれぞ
れ占有するようにしたバス時分割によるバスインタリー
ブ制御方法において、特定の前記主メモリを複数の前記
演算処理装置が同時にアクセスしてアクセス競合が生じ
たことを検出する競合検出回路を設け、前記アクセス競
合が生じたときに、１アクセスサイクルにわたりアドレ
スバスの切り換えを抑制するバス切り換え抑制信号を出
力すると共に各演算処理装置を待機状態におくことによ
り、前記アドレスバスの時分割を抑制してバスのインタ
リーブを一時的に解消するようにしたものである。
すなわち、第１図は本発明の構成を示すもので、７は
アドレスバス切り換えのためのアドレスセレクタであ
り、オアゲート10を介したクロック発生器８のクロック
信号8xによって制御されるようになっている。また、ク
ロック信号8xとその逆相信号8yとは、時分割された各フ
ェーズX,Yに対応する主メモリ2X,2Yのアドレスラッチ6
X,6Yのストローブ信号として用いられる。
アドレスバス切り換えのためのアドレスセレクタであ
り、オアゲート10を介したクロック発生器８のクロック
信号8xによって制御されるようになっている。また、ク
ロック信号8xとその逆相信号8yとは、時分割された各フ
ェーズX,Yに対応する主メモリ2X,2Yのアドレスラッチ6
X,6Yのストローブ信号として用いられる。
一方、９は競合検出回路としてのアドレスデコーダで
あり、例えば、一方のフェーズＸでのアドレス出力がそ
のフェーズＸに割り当てられた主メモリ2Xではなく、他
方のフェーズＹに割り当てられた主メモリ2Yを選択した
ときに、主メモリのアクセスサイクルＴだけバス切り換
え抑制信号9xと、これに対し位相を180゜遅らせた信号9
yとを出力するものである。ここで、抑制信号9xがアク
ティブの間はアドレスバス３の切り換えが抑制されるた
め、アクセスサイクルＴの間はフェーズＸでのアドレス
出力がフェーズＹでも維持される。
あり、例えば、一方のフェーズＸでのアドレス出力がそ
のフェーズＸに割り当てられた主メモリ2Xではなく、他
方のフェーズＹに割り当てられた主メモリ2Yを選択した
ときに、主メモリのアクセスサイクルＴだけバス切り換
え抑制信号9xと、これに対し位相を180゜遅らせた信号9
yとを出力するものである。ここで、抑制信号9xがアク
ティブの間はアドレスバス３の切り換えが抑制されるた
め、アクセスサイクルＴの間はフェーズＸでのアドレス
出力がフェーズＹでも維持される。
また、抑制信号9xは一方の演算処理装置（第６図の1X
に相当）のウェイトコントロール（待機制御）に使用さ
れ、信号9yは他方の演算処理装置（第６図の1Yに相当）
のウェイトコントロールに使用され、各演算処理装置は
１クロックの間待機状態となって競合が制御される。そ
して、競合時のアクセスデータはデータラッチ等により
アクセス主体となった演算処理装置の実行クロックに同
期化されてリードまたはライトされる。
に相当）のウェイトコントロール（待機制御）に使用さ
れ、信号9yは他方の演算処理装置（第６図の1Yに相当）
のウェイトコントロールに使用され、各演算処理装置は
１クロックの間待機状態となって競合が制御される。そ
して、競合時のアクセスデータはデータラッチ等により
アクセス主体となった演算処理装置の実行クロックに同
期化されてリードまたはライトされる。
（作用） 本発明によれば、第２図に示すように、例えばアドレ
スA0がフェーズX,Yにわたってアドレスバス３上に出力
され、主メモリ2Yに対するアクセス競合が生じたときに
は、切り換え抑制信号9xによりバスの時分割が１クロッ
クの間停止すると共に、この信号9x及び位相遅れ信号9y
により各演算処理装置がウェイト状態となってアクセス
競合が制御され、その後通常のアクセスになる。
スA0がフェーズX,Yにわたってアドレスバス３上に出力
され、主メモリ2Yに対するアクセス競合が生じたときに
は、切り換え抑制信号9xによりバスの時分割が１クロッ
クの間停止すると共に、この信号9x及び位相遅れ信号9y
により各演算処理装置がウェイト状態となってアクセス
競合が制御され、その後通常のアクセスになる。
（実施例） 以下、図に沿って本発明の実施例を説明する。
第３図はこの実施例が適用されるシステムの構成を示
している。
している。
この実施例では、演算処理装置を命令フェッチ装置11
Xと命令実行装置11Yとに分け、それぞれがアクセスする
主メモリをプログラムメモリ12Yとデータメモリ12Xとに
分離して第３図のように構成し、主メモリの競合はプロ
グラムメモリ12Yのみに生じるとする。
Xと命令実行装置11Yとに分け、それぞれがアクセスする
主メモリをプログラムメモリ12Yとデータメモリ12Xとに
分離して第３図のように構成し、主メモリの競合はプロ
グラムメモリ12Yのみに生じるとする。
図において、クロック信号CLKは演算処理装置として
の命令実行装置11Yの動作クロック，アドレスセレクタ
７のコントロール信号及び実行アドレスラッチ16Xのス
トローブ信号に用いられる。また、クロック信号CLKの
逆相信号＊CLKは演算処理装置としての命令フェッチ装
置11Xの動作クロック及び命令アドレスラッチ16Yのスト
ローブ信号に用いられる。９は競合検出器としてのアド
レスデコーダであり、例えばフェーズＸにおいてプログ
ラムメモリ12Yが選択されると主メモリのアクセスサイ
クルの間アドレス切り換え抑制信号CONFが出力される。
この抑制信号CONFまたはクロック信号CLKがハイレベル
のとき、アドレスセレクタ７の作用によってアドレス切
り換えはデータメモリ12X側になっている。アドレスデ
コーダ９からの抑制信号CONFは命令実行装置11Yのウェ
イト入力に、また、レジスタ22を介した抑制信号CONFの
180゜位相遅れ信号CONFYは命令フェッチ装置11Xのウェ
イト入力になっている。
の命令実行装置11Yの動作クロック，アドレスセレクタ
７のコントロール信号及び実行アドレスラッチ16Xのス
トローブ信号に用いられる。また、クロック信号CLKの
逆相信号＊CLKは演算処理装置としての命令フェッチ装
置11Xの動作クロック及び命令アドレスラッチ16Yのスト
ローブ信号に用いられる。９は競合検出器としてのアド
レスデコーダであり、例えばフェーズＸにおいてプログ
ラムメモリ12Yが選択されると主メモリのアクセスサイ
クルの間アドレス切り換え抑制信号CONFが出力される。
この抑制信号CONFまたはクロック信号CLKがハイレベル
のとき、アドレスセレクタ７の作用によってアドレス切
り換えはデータメモリ12X側になっている。アドレスデ
コーダ９からの抑制信号CONFは命令実行装置11Yのウェ
イト入力に、また、レジスタ22を介した抑制信号CONFの
180゜位相遅れ信号CONFYは命令フェッチ装置11Xのウェ
イト入力になっている。
いま、命令実行装置11Yがプログラムメモリ12Yをアク
セスしにくいと、アドレスデコーダ９から１アクセスサ
イクルの間アドレス切り換え抑制信号CONFとその位相遅
れ信号CONFYとが出力されて命令フェッチ装置11X,命令
実行装置11Yが１サイクルの間待機し、その時の実行ア
ドレス（命令実行装置11Yの出力アドレス）がアドレス
ラッチ16Yにもラッチされてプログラムメモリ12Yがアク
セス可能になる。
セスしにくいと、アドレスデコーダ９から１アクセスサ
イクルの間アドレス切り換え抑制信号CONFとその位相遅
れ信号CONFYとが出力されて命令フェッチ装置11X,命令
実行装置11Yが１サイクルの間待機し、その時の実行ア
ドレス（命令実行装置11Yの出力アドレス）がアドレス
ラッチ16Yにもラッチされてプログラムメモリ12Yがアク
セス可能になる。
そしてアクセスデータは、アクセス主体となった命令
実行装置11Yの実行クロックに同期して、データラッチ2
1を介してプログラムメモリ12Yに対しリードまたはライ
トされる。
実行装置11Yの実行クロックに同期して、データラッチ2
1を介してプログラムメモリ12Yに対しリードまたはライ
トされる。
（発明の効果） 以上のように本発明によれば、簡単なハードウェア構
成により、プログラムメモリ等の一方の主メモリの競合
が生じたときの競合制御を容易に行なうことができ、加
えて、メモリアクセス効率が最悪でも第４図に示したよ
うな従来のアクセス方法による場合の２倍を越えること
がない。また、複数の演算処理装置が命令フェッチ装置
と命令実行装置とによって構成される場合には相互アク
セス頻度は一般に少ないと考えられるので、実際上のア
クセス効率を更に高めることができる。
成により、プログラムメモリ等の一方の主メモリの競合
が生じたときの競合制御を容易に行なうことができ、加
えて、メモリアクセス効率が最悪でも第４図に示したよ
うな従来のアクセス方法による場合の２倍を越えること
がない。また、複数の演算処理装置が命令フェッチ装置
と命令実行装置とによって構成される場合には相互アク
セス頻度は一般に少ないと考えられるので、実際上のア
クセス効率を更に高めることができる。
第１図は本発明の構成を示す図、第２図は本発明の動作
を示すタイミングチャート、第３図は本発明の一実施例
が適用されるバスインタリーブ制御回路の構成図、第４
図ないし第７図は従来の技術を説明するためのもので、
第４図は主メモリ及び演算処理装置の接続構成図、第５
図はバスインタリーブ制御回路の構成図、第６図はバス
時分割によるバスインタリーブ制御回路の構成図、第７
図は第６図の動作を示すタイミングチャートである。 2X,2Y……主メモリ、３……アドレスバス ４……データバス、6X,6Y……アドレスラッチ ７……アドレスセレクタ、８……クロック発生器 ９……アドレスデコーダ、10……オアゲート 11X……命令フェッチ装置、11Y……命令実行装置 12X……データメモリ、12Y……プログラムメモリ 16X……実行アドレスラッチ 16Y……命令アドレスラッチ 21……データラッチ、22……レジスタ
を示すタイミングチャート、第３図は本発明の一実施例
が適用されるバスインタリーブ制御回路の構成図、第４
図ないし第７図は従来の技術を説明するためのもので、
第４図は主メモリ及び演算処理装置の接続構成図、第５
図はバスインタリーブ制御回路の構成図、第６図はバス
時分割によるバスインタリーブ制御回路の構成図、第７
図は第６図の動作を示すタイミングチャートである。 2X,2Y……主メモリ、３……アドレスバス ４……データバス、6X,6Y……アドレスラッチ ７……アドレスセレクタ、８……クロック発生器 ９……アドレスデコーダ、10……オアゲート 11X……命令フェッチ装置、11Y……命令実行装置 12X……データメモリ、12Y……プログラムメモリ 16X……実行アドレスラッチ 16Y……命令アドレスラッチ 21……データラッチ、22……レジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18
Claims (1)
- 【請求項１】複数の主メモリを複数の演算処理装置がア
ドレスバスを介してアクセスするバスインタリーブ制御
方法であって、前記アドレスバスを時間的に分割して、
各演算処理装置が１アクセスサイクル内で複数に分割さ
れた各フェーズのみをそれぞれ占有するようにしたバス
時分割によるバスインタリーブ制御方法において、 特定の前記主メモリを複数の前記演算処理装置が同時に
アクセスしてアクセス競合が生じたことを検出する競合
検出回路を設け、前記アクセス競合が生じたときに、１
アクセスサイクルにわたりアドレスバスの切り換えを抑
制するバス切り換え抑制信号を出力すると共に各演算処
理装置を待機状態におくことにより、前記アドレスバス
の時分割を抑制してバスのインタリーブを一時的に解消
することを特徴とするバスインタリーブ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337729A JP2882831B2 (ja) | 1989-12-25 | 1989-12-25 | バスインタリーブ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337729A JP2882831B2 (ja) | 1989-12-25 | 1989-12-25 | バスインタリーブ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196237A JPH03196237A (ja) | 1991-08-27 |
| JP2882831B2 true JP2882831B2 (ja) | 1999-04-12 |
Family
ID=18311419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1337729A Expired - Fee Related JP2882831B2 (ja) | 1989-12-25 | 1989-12-25 | バスインタリーブ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882831B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191239A (ja) * | 1988-01-27 | 1989-08-01 | Nec Corp | デュアルポートメモリ方式 |
-
1989
- 1989-12-25 JP JP1337729A patent/JP2882831B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03196237A (ja) | 1991-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7209405B2 (en) | Memory device and method having multiple internal data buses and memory bank interleaving | |
| JP4303417B2 (ja) | デジタル信号プロセッサ・システムのためのクロッキング方式 | |
| JP2882831B2 (ja) | バスインタリーブ制御方法 | |
| JP2945525B2 (ja) | プロセッサ、メモリ、およびデータ処理装置 | |
| JP2718661B2 (ja) | デュアルポートメモリ制御装置 | |
| JPS61256458A (ja) | 情報転送方式 | |
| JPH04372030A (ja) | プロセッサのメモリアクセス方式 | |
| JP2606824Y2 (ja) | マルチポートメモリ装置 | |
| JPS6083164A (ja) | バス制御方式 | |
| JPH06103026A (ja) | メモリシステム | |
| JP3255429B2 (ja) | メモリ・インタフェース回路 | |
| JP2570900B2 (ja) | アクセス制御装置及びアクセス制御方法 | |
| JPH04246764A (ja) | データ処理装置 | |
| JPS63201810A (ja) | 情報処理システムの時刻方式 | |
| JP2001022710A (ja) | 複数のバス制御装置を有するシステム | |
| JPH02112054A (ja) | データ処理装置 | |
| JPH0612313A (ja) | メモリ装置 | |
| JPH07121483A (ja) | 共有メモリアクセス制御回路 | |
| JPH0391191A (ja) | マルチポートメモリ | |
| JPH08101789A (ja) | 非同期メモリ回路装置 | |
| JPH0683704A (ja) | キャッシュメモリの制御回路 | |
| JPS61198344A (ja) | ブロツクデ−タ書込方式 | |
| JPS6269353A (ja) | 機能分散型マルチプロセツサ・システム | |
| JPH0934777A (ja) | メモリアクセス方式 | |
| JPH06295261A (ja) | 記憶装置のデータ転送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080205 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090205 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |