JPH08101789A - 非同期メモリ回路装置 - Google Patents
非同期メモリ回路装置Info
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- JPH08101789A JPH08101789A JP23632094A JP23632094A JPH08101789A JP H08101789 A JPH08101789 A JP H08101789A JP 23632094 A JP23632094 A JP 23632094A JP 23632094 A JP23632094 A JP 23632094A JP H08101789 A JPH08101789 A JP H08101789A
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Abstract
(57)【要約】
【目的】 簡易な構成でメモリ回路の読出しが書込みと
競合しないようにする。 【構成】 メモリ回路１の書込み側では、書込み制御回
路４により入力側非同期クロックに基づいて書込み信号
及び書込みアドレスが生成され、読出し側では、読出し
制御回路５により装置内クロックに基づいて読出し信号
及び読出しアドレスが生成される。書込み時にはアドレ
ス選択回路３により書込みアドレスが選択されてデータ
書込み信号と共にメモリ回路１に供給され、これによっ
てメモリ回路１に入力データが書き込まれる。読出し時
にはアドレス選択回路３により読出しアドレスが選択さ
れてメモリ回路１に供給されると共に、ＡＮＤゲート回
路９にて書込み信号と読出し信号との論理和出力がラッ
チ回路２に供給され、これによってメモリ回路１からデ
ータが読出され、ラッチ回路２にラッチされて、装置内
クロック信号の同期データとなる。
競合しないようにする。 【構成】 メモリ回路１の書込み側では、書込み制御回
路４により入力側非同期クロックに基づいて書込み信号
及び書込みアドレスが生成され、読出し側では、読出し
制御回路５により装置内クロックに基づいて読出し信号
及び読出しアドレスが生成される。書込み時にはアドレ
ス選択回路３により書込みアドレスが選択されてデータ
書込み信号と共にメモリ回路１に供給され、これによっ
てメモリ回路１に入力データが書き込まれる。読出し時
にはアドレス選択回路３により読出しアドレスが選択さ
れてメモリ回路１に供給されると共に、ＡＮＤゲート回
路９にて書込み信号と読出し信号との論理和出力がラッ
チ回路２に供給され、これによってメモリ回路１からデ
ータが読出され、ラッチ回路２にラッチされて、装置内
クロック信号の同期データとなる。
Description
【０００１】
【産業上の利用分野】本発明は、衛星回線における地上
局側等で非同期用バッファメモリとして用いられる非同
期メモリ回路装置に係り、特にそのメモリ制御の改良に
関する。
局側等で非同期用バッファメモリとして用いられる非同
期メモリ回路装置に係り、特にそのメモリ制御の改良に
関する。
【０００２】
【従来の技術】周知のように、衛星回線でのデジタル伝
送では、衛星の移動によるドップラ効果により伝送周波
数が常に変化するという特徴を持っている。こうしたデ
ジタル信号を受信した場合、地上局ではその非同期デジ
タルデータ信号を局装置内クロックに乗せ換える必要が
ある。
送では、衛星の移動によるドップラ効果により伝送周波
数が常に変化するという特徴を持っている。こうしたデ
ジタル信号を受信した場合、地上局ではその非同期デジ
タルデータ信号を局装置内クロックに乗せ換える必要が
ある。
【０００３】従来の衛星回線地上局側で用いられる非同
期メモリ回路装置は図３に示すように構成される。
期メモリ回路装置は図３に示すように構成される。
【０００４】図３において、Ｓ１０，Ｓ１３は、それぞ
れ衛星より送られてくる非同期入力デジタルデータ信
号、非同期入力クロック信号であり、Ｓ１４は地上局側
の装置内クロック信号である。入力データ信号Ｓ１０は
Ｉ／Ｏメモリ回路１に供給され、入力クロック信号Ｓ１
３は書込み制御回路４に供給され、装置内クロック信号
Ｓ１４は読出し制御回路６に供給される。
れ衛星より送られてくる非同期入力デジタルデータ信
号、非同期入力クロック信号であり、Ｓ１４は地上局側
の装置内クロック信号である。入力データ信号Ｓ１０は
Ｉ／Ｏメモリ回路１に供給され、入力クロック信号Ｓ１
３は書込み制御回路４に供給され、装置内クロック信号
Ｓ１４は読出し制御回路６に供給される。
【０００５】書込み制御回路４は非同期入力クロック信
号Ｓ１３に基づいてデータ書込み信号Ｓ１５及び書込み
アドレス信号Ｓ１７を生成する。読出し制御回路６は、
装置内クロック信号Ｓ１４に基づいて、読出しアドレス
信号Ｓ１８と共に、図４に示すように、互いに同一周期
であるがタイミングの異なる第１、第２の読出しタイミ
ング信号Ｓ２０，Ｓ２１を生成する。
号Ｓ１３に基づいてデータ書込み信号Ｓ１５及び書込み
アドレス信号Ｓ１７を生成する。読出し制御回路６は、
装置内クロック信号Ｓ１４に基づいて、読出しアドレス
信号Ｓ１８と共に、図４に示すように、互いに同一周期
であるがタイミングの異なる第１、第２の読出しタイミ
ング信号Ｓ２０，Ｓ２１を生成する。
【０００６】データ書込み信号Ｓ１５はＩ／Ｏメモリ回
路１に供給されると共に、アドレス選択回路３及び位相
比較回路７にも供給される。書込みアドレス信号Ｓ１７
及び読出しアドレス信号Ｓ１８は共にアドレス選択回路
３に供給され、データ書込み信号Ｓ１５によりいずれか
一方が選択されてメモリアドレス信号Ｓ１６としてＩ／
Ｏメモリ回路１に供給される。
路１に供給されると共に、アドレス選択回路３及び位相
比較回路７にも供給される。書込みアドレス信号Ｓ１７
及び読出しアドレス信号Ｓ１８は共にアドレス選択回路
３に供給され、データ書込み信号Ｓ１５によりいずれか
一方が選択されてメモリアドレス信号Ｓ１６としてＩ／
Ｏメモリ回路１に供給される。
【０００７】第１、第２の読出しタイミング信号Ｓ２
０，Ｓ２１は共にタイミング選択回路８に供給され、図
４に示すように位相比較回路７からの選択切替信号Ｓ２
３によりいずれか一方が選択され、データラッチ信号Ｓ
２２としてラッチ回路２に供給される。
０，Ｓ２１は共にタイミング選択回路８に供給され、図
４に示すように位相比較回路７からの選択切替信号Ｓ２
３によりいずれか一方が選択され、データラッチ信号Ｓ
２２としてラッチ回路２に供給される。
【０００８】また、このデータラッチ信号Ｓ２２はデー
タ書込み信号Ｓ１５と共に位相比較回路７に供給され
る。この位相比較回路７は両入力Ｓ１５，Ｓ２２を位相
比較し、位相が一致したとき、選択切替信号Ｓ２３によ
りタイミング選択回路８の選択を切り替える機能を有す
る。
タ書込み信号Ｓ１５と共に位相比較回路７に供給され
る。この位相比較回路７は両入力Ｓ１５，Ｓ２２を位相
比較し、位相が一致したとき、選択切替信号Ｓ２３によ
りタイミング選択回路８の選択を切り替える機能を有す
る。
【０００９】上記Ｉ／Ｏメモリ回路１は、例えばデータ
書込み信号Ｓ１５がローレベルのとき非同期入力デジタ
ルデータ信号Ｓ１０をメモリアドレス信号Ｓ１６（書込
みアドレス信号Ｓ１７）に基づいて書込み、データ書込
み信号Ｓ１５がハイレベルのときＩ／Ｏメモリ回路１に
書き込んだデータ信号をメモリアドレス信号Ｓ１６（読
出しアドレス信号Ｓ１８）に基づいて読出しデータ信号
Ｓ１１として読み出す。読出しデータ信号Ｓ１１はラッ
チ回路２に供給され、データラッチ信号Ｓ２２のタイミ
ングでラッチされて出力データＳ１２となる。
書込み信号Ｓ１５がローレベルのとき非同期入力デジタ
ルデータ信号Ｓ１０をメモリアドレス信号Ｓ１６（書込
みアドレス信号Ｓ１７）に基づいて書込み、データ書込
み信号Ｓ１５がハイレベルのときＩ／Ｏメモリ回路１に
書き込んだデータ信号をメモリアドレス信号Ｓ１６（読
出しアドレス信号Ｓ１８）に基づいて読出しデータ信号
Ｓ１１として読み出す。読出しデータ信号Ｓ１１はラッ
チ回路２に供給され、データラッチ信号Ｓ２２のタイミ
ングでラッチされて出力データＳ１２となる。
【００１０】すなわち、衛星からの非同期入力デジタル
データ信号Ｓ１０は、非同期入力クロック信号Ｓ１３で
作られるデータ書込み信号Ｓ１５と書込みアドレス信号
Ｓ１７によってＩ／Ｏメモリ回路１に書き込まれる。Ｉ
／Ｏメモリ回路１からのデータの読出しは、装置内クロ
ック信号Ｓ１４で作られる読出しアドレス信号Ｓ１８
と、書込みタイミング側との競合をさけるための第１、
第２の読出しタイミング信号Ｓ２０，Ｓ２１の選択出力
で行われる。
データ信号Ｓ１０は、非同期入力クロック信号Ｓ１３で
作られるデータ書込み信号Ｓ１５と書込みアドレス信号
Ｓ１７によってＩ／Ｏメモリ回路１に書き込まれる。Ｉ
／Ｏメモリ回路１からのデータの読出しは、装置内クロ
ック信号Ｓ１４で作られる読出しアドレス信号Ｓ１８
と、書込みタイミング側との競合をさけるための第１、
第２の読出しタイミング信号Ｓ２０，Ｓ２１の選択出力
で行われる。
【００１１】Ｉ／Ｏメモリ回路１に送られるメモリアド
レス信号Ｓ１６は、アドレス選択回路３で書込みアドレ
ス信号Ｓ１７と読出しアドレス信号Ｓ１８のいずれか一
方を選択することで得られる。この選択制御は書込み制
御回路４から送られてくるデータ書込み信号Ｓ１５で行
う。
レス信号Ｓ１６は、アドレス選択回路３で書込みアドレ
ス信号Ｓ１７と読出しアドレス信号Ｓ１８のいずれか一
方を選択することで得られる。この選択制御は書込み制
御回路４から送られてくるデータ書込み信号Ｓ１５で行
う。
【００１２】位相比較回路７は書込み側と読出し側の競
合をさけるため、データ書込み信号Ｓ１５とデータラッ
チ信号Ｓ２２の位相比較により、各信号が交わったとき
にタイミング選択回路８に送る選択切替信号Ｓ２３を反
転することで、読出しタイミング信号Ｓ２０，Ｓ２１の
選択を切り換える。これにより、書込みと読出しが競合
しないようにすることができ、非同期デジタルデータ信
号を欠落することなく局装置内クロックに乗せ換えるこ
とができる。
合をさけるため、データ書込み信号Ｓ１５とデータラッ
チ信号Ｓ２２の位相比較により、各信号が交わったとき
にタイミング選択回路８に送る選択切替信号Ｓ２３を反
転することで、読出しタイミング信号Ｓ２０，Ｓ２１の
選択を切り換える。これにより、書込みと読出しが競合
しないようにすることができ、非同期デジタルデータ信
号を欠落することなく局装置内クロックに乗せ換えるこ
とができる。
【００１３】しかしながら、上記のような従来の非同期
メモリ回路装置では、Ｉ／Ｏメモリ回路の読出しが書込
みと競合しないように、互いに位相の異なる２つの読出
しタイミングを生成し、位相比較回路とタイミング選択
回路で選択制御しなければならず、回路規模が大きくな
るという問題があった。
メモリ回路装置では、Ｉ／Ｏメモリ回路の読出しが書込
みと競合しないように、互いに位相の異なる２つの読出
しタイミングを生成し、位相比較回路とタイミング選択
回路で選択制御しなければならず、回路規模が大きくな
るという問題があった。
【００１４】ここで、先行技術として、例えば特開平４
−１５５５４９号公報（以下、先行技術１と称する）に
は、デュアルポートＲＡＭのデータ読出し時に、先ず書
込み動作を禁止させてから、読出しアドレスによる読出
しデータの読出しを行うことで、競合の機会を完全に無
くし、収集データの書き損じがないようにした「アドレ
ス競合防止方式」が開示されている。
−１５５５４９号公報（以下、先行技術１と称する）に
は、デュアルポートＲＡＭのデータ読出し時に、先ず書
込み動作を禁止させてから、読出しアドレスによる読出
しデータの読出しを行うことで、競合の機会を完全に無
くし、収集データの書き損じがないようにした「アドレ
ス競合防止方式」が開示されている。
【００１５】また、特開平１−１９５８１号公報（以
下、先行技術２と称する）には、読出し専用ポートと書
込み専用ポートとを持つ２ポートＲＡＭの１サイクル中
の動作中タイミングを、読出しと書込み動作に重複しな
いように分割し、動作を互いにずらすことで同一アドレ
スにおけるスワッピングを高速にした「半導体記憶装
置」が開示されている。
下、先行技術２と称する）には、読出し専用ポートと書
込み専用ポートとを持つ２ポートＲＡＭの１サイクル中
の動作中タイミングを、読出しと書込み動作に重複しな
いように分割し、動作を互いにずらすことで同一アドレ
スにおけるスワッピングを高速にした「半導体記憶装
置」が開示されている。
【００１６】
【発明が解決しようとする課題】以上述べたように、従
来の非同期メモリ回路装置では、メモリ回路の読出しが
書込みと競合しないように、互いに位相の異なる２つの
読出しタイミング信号を生成し、位相比較回路とタイミ
ング選択回路で選択制御しなければならず、回路規模が
大きくなるという問題があった。
来の非同期メモリ回路装置では、メモリ回路の読出しが
書込みと競合しないように、互いに位相の異なる２つの
読出しタイミング信号を生成し、位相比較回路とタイミ
ング選択回路で選択制御しなければならず、回路規模が
大きくなるという問題があった。
【００１７】本発明は上記の課題を解決するためになさ
れたもので、簡易な構成でメモリ回路の読出しが書込み
と競合しないようにすることができ、回路規模の縮小が
可能な非同期メモリ回路装置を提供することを目的とす
る。
れたもので、簡易な構成でメモリ回路の読出しが書込み
と競合しないようにすることができ、回路規模の縮小が
可能な非同期メモリ回路装置を提供することを目的とす
る。
【００１８】ここで、上記先行技術１は、デュアルポー
トＲＡＭにおいて、書込み動作を禁止させてから読出し
アドレスによる読出しデータの読出しを行うアドレス競
合防止方式を示すものであって、デュアルポートではな
いメモリ回路の読出し側タイミングに書込みタイミング
を避けるためのゲート回路を設けて回路規模の削減を図
る本発明の技術思想を示唆する具体的な記載がなく、本
発明とは全く異なる技術思想に立脚するものである。
トＲＡＭにおいて、書込み動作を禁止させてから読出し
アドレスによる読出しデータの読出しを行うアドレス競
合防止方式を示すものであって、デュアルポートではな
いメモリ回路の読出し側タイミングに書込みタイミング
を避けるためのゲート回路を設けて回路規模の削減を図
る本発明の技術思想を示唆する具体的な記載がなく、本
発明とは全く異なる技術思想に立脚するものである。
【００１９】また、上記先行技術２は、２つのポートを
持つＲＡＭにおいて、１サイクル中の動作中タイミング
を読出しと書込み動作に重複しないように分割する半導
体記憶装置を示すものであって、先行技術１と同様に、
デュアルポートではないメモリ回路の読出し側タイミン
グに書込みタイミングを避けるためのゲート回路を設け
て回路規模の削減を図る本発明の技術思想を示唆する具
体的な記載がなく、本発明とは全く異なる技術思想に立
脚するものである。
持つＲＡＭにおいて、１サイクル中の動作中タイミング
を読出しと書込み動作に重複しないように分割する半導
体記憶装置を示すものであって、先行技術１と同様に、
デュアルポートではないメモリ回路の読出し側タイミン
グに書込みタイミングを避けるためのゲート回路を設け
て回路規模の削減を図る本発明の技術思想を示唆する具
体的な記載がなく、本発明とは全く異なる技術思想に立
脚するものである。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、非同期入力データ信号を入力側非同期クロ
ック信号から装置内クロック信号に乗せ換える非同期メ
モリ回路装置において、前記非同期入力データ信号の書
込み、読出しを行うメモリ回路と、前記入力側非同期ク
ロック信号から前記メモリ回路のデータ書込み信号と書
込みアドレス信号を生成する書込み制御回路と、前記装
置内クロック信号から前記メモリ回路のデータ読出し信
号と読出しアドレス信号を生成する読出し制御回路と、
前記書込みアドレス信号と読出しアドレス信号のいずれ
か一方を前記書込み制御回路からのデータ書込み信号に
基づいて選択し、メモリアドレス信号として前記メモリ
回路に送るアドレス選択回路と、前記データ書込み信号
の入力期間を除き前記データ読出し信号を出力するゲー
ト回路と、前記メモリ回路から読み出されたデータを前
記ゲート回路から出力されるデータ読出し信号のタイミ
ングでラッチし、前記装置内クロックに同期したデータ
信号として出力するラッチ回路とを具備して構成され
る。
に本発明は、非同期入力データ信号を入力側非同期クロ
ック信号から装置内クロック信号に乗せ換える非同期メ
モリ回路装置において、前記非同期入力データ信号の書
込み、読出しを行うメモリ回路と、前記入力側非同期ク
ロック信号から前記メモリ回路のデータ書込み信号と書
込みアドレス信号を生成する書込み制御回路と、前記装
置内クロック信号から前記メモリ回路のデータ読出し信
号と読出しアドレス信号を生成する読出し制御回路と、
前記書込みアドレス信号と読出しアドレス信号のいずれ
か一方を前記書込み制御回路からのデータ書込み信号に
基づいて選択し、メモリアドレス信号として前記メモリ
回路に送るアドレス選択回路と、前記データ書込み信号
の入力期間を除き前記データ読出し信号を出力するゲー
ト回路と、前記メモリ回路から読み出されたデータを前
記ゲート回路から出力されるデータ読出し信号のタイミ
ングでラッチし、前記装置内クロックに同期したデータ
信号として出力するラッチ回路とを具備して構成され
る。
【００２１】
【作用】上記構成による非同期メモリ回路装置におい
て、メモリ回路のデータ書込み側では、書込み制御回路
により入力側非同期クロック信号に基づいてデータ書込
み信号及び書込みアドレス信号が生成され、データ読出
し側では、読出し制御回路により装置内クロック信号に
基づいてデータ読出し信号及び読出しアドレス信号が生
成され、書込み時にはアドレス選択回路により書込みア
ドレスが選択されてデータ書込み信号と共にメモリ回路
に供給され、これによってメモリ回路に非同期入力デー
タ信号が書き込まれ、読出し時にはアドレス選択回路に
より読出しアドレスが選択されてメモリ回路に供給され
ると共に、ゲート回路にてデータ書込み信号の入力期間
を除きデータ読出し信号がラッチ回路に供給され、これ
によってメモリ回路からデータが読出され、ラッチ回路
にラッチされて、装置内クロック信号に同期したデータ
信号として出力される。
て、メモリ回路のデータ書込み側では、書込み制御回路
により入力側非同期クロック信号に基づいてデータ書込
み信号及び書込みアドレス信号が生成され、データ読出
し側では、読出し制御回路により装置内クロック信号に
基づいてデータ読出し信号及び読出しアドレス信号が生
成され、書込み時にはアドレス選択回路により書込みア
ドレスが選択されてデータ書込み信号と共にメモリ回路
に供給され、これによってメモリ回路に非同期入力デー
タ信号が書き込まれ、読出し時にはアドレス選択回路に
より読出しアドレスが選択されてメモリ回路に供給され
ると共に、ゲート回路にてデータ書込み信号の入力期間
を除きデータ読出し信号がラッチ回路に供給され、これ
によってメモリ回路からデータが読出され、ラッチ回路
にラッチされて、装置内クロック信号に同期したデータ
信号として出力される。
【００２２】
【実施例】以下、図１及び図２を参照して本発明の一実
施例を詳細に説明する。
施例を詳細に説明する。
【００２３】図１は本発明に係る非同期メモリ回路装置
の実施例の構成を示し、図２は同実施例の動作を説明す
るためのタイミング波形図を示している。尚、図１にお
いて、図３と同一部分には同一符号を付して示し、ここ
では異なる部分を中心に説明する。
の実施例の構成を示し、図２は同実施例の動作を説明す
るためのタイミング波形図を示している。尚、図１にお
いて、図３と同一部分には同一符号を付して示し、ここ
では異なる部分を中心に説明する。
【００２４】図１に示す非同期メモリ回路装置は、図３
に示したＩ／Ｏメモリ回路１、ラッチ回路２、アドレス
選択回路３、書込み制御回路４の他、読出し制御回路６
及びＡＮＤゲート回路９を備える。図３に示した位相比
較回路７及びタイミング選択回路８は用いていない。
に示したＩ／Ｏメモリ回路１、ラッチ回路２、アドレス
選択回路３、書込み制御回路４の他、読出し制御回路６
及びＡＮＤゲート回路９を備える。図３に示した位相比
較回路７及びタイミング選択回路８は用いていない。
【００２５】上記読出し制御回路５は装置内クロック信
号Ｓ１４に基づいて読出しアドレス信号Ｓ１８を生成す
ると共に、データ読出し信号Ｓ１９を生成する。読出し
アドレス信号Ｓ１８はアドレス選択回路３に送られ、デ
ータ読出し信号Ｓ１９はＡＮＤゲート回路９に送られ
る。
号Ｓ１４に基づいて読出しアドレス信号Ｓ１８を生成す
ると共に、データ読出し信号Ｓ１９を生成する。読出し
アドレス信号Ｓ１８はアドレス選択回路３に送られ、デ
ータ読出し信号Ｓ１９はＡＮＤゲート回路９に送られ
る。
【００２６】このＡＮＤゲート回路９はデータ書込み信
号Ｓ１５とデータ読出し信号Ｓ１９との論理和を演算す
る。その演算結果はデータラッチ信号Ｓ２４としてラッ
チ回路２に送られる。
号Ｓ１５とデータ読出し信号Ｓ１９との論理和を演算す
る。その演算結果はデータラッチ信号Ｓ２４としてラッ
チ回路２に送られる。
【００２７】上記構成において、以下、図２に示すタイ
ミング波形図を参照してその動作を説明する。
ミング波形図を参照してその動作を説明する。
【００２８】まず、衛星より送られてきた非同期入力デ
ジタルデータ信号Ｓ１０はＩ／Ｏメモリ回路１に送ら
れ、データ書込み信号Ｓ１５でＩ／Ｏメモリ回路１に書
き込まれる。データ書込み信号Ｓ１５は非同期入力クロ
ック信号Ｓ１３を受けた書込み制御回路４から出力され
る。書込み制御回路４は書込みアドレス信号Ｓ１７を出
力し、アドレス選択回路３に送る。
ジタルデータ信号Ｓ１０はＩ／Ｏメモリ回路１に送ら
れ、データ書込み信号Ｓ１５でＩ／Ｏメモリ回路１に書
き込まれる。データ書込み信号Ｓ１５は非同期入力クロ
ック信号Ｓ１３を受けた書込み制御回路４から出力され
る。書込み制御回路４は書込みアドレス信号Ｓ１７を出
力し、アドレス選択回路３に送る。
【００２９】アドレス選択回路３はデータ書込み信号Ｓ
１５の制御によって書込みアドレス信号Ｓ１７と読出し
アドレス信号Ｓ１８のいずれか一方を選択し、Ｉ／Ｏメ
モリ回路１にメモリアドレス信号Ｓ１６として送る。Ｉ
／Ｏメモリ回路１はメモリアドレス信号Ｓ１６内に含ま
れる読出しアドレス信号Ｓ１８により、読出しデータ信
号Ｓ１１を出力し、ラッチ回路２に送る。
１５の制御によって書込みアドレス信号Ｓ１７と読出し
アドレス信号Ｓ１８のいずれか一方を選択し、Ｉ／Ｏメ
モリ回路１にメモリアドレス信号Ｓ１６として送る。Ｉ
／Ｏメモリ回路１はメモリアドレス信号Ｓ１６内に含ま
れる読出しアドレス信号Ｓ１８により、読出しデータ信
号Ｓ１１を出力し、ラッチ回路２に送る。
【００３０】このＩ／Ｏメモリ回路１の読出し側では、
装置内クロック信号Ｓ１４が読出し制御回路５に送ら
れ、データ読出し信号Ｓ１９と読出しアドレス信号Ｓ１
８が生成される。データ読出し信号Ｓ１９はＡＮＤゲー
ト回路９でデータ書込み信号１５のタイミングのみ避け
られ、データラッチ信号Ｓ２４としてラッチ回路２に送
られる。
装置内クロック信号Ｓ１４が読出し制御回路５に送ら
れ、データ読出し信号Ｓ１９と読出しアドレス信号Ｓ１
８が生成される。データ読出し信号Ｓ１９はＡＮＤゲー
ト回路９でデータ書込み信号１５のタイミングのみ避け
られ、データラッチ信号Ｓ２４としてラッチ回路２に送
られる。
【００３１】ラッチ回路２ではＩ／Ｏメモリ回路１から
の読出しデータ信号Ｓ１１のうち読出しアドレス信号Ｓ
１８の範囲だけをデータラッチ信号Ｓ２４で取り込む。
よって、ラッチ回路２では読出しアドレス信号Ｓ１８で
読み出された読出しデータ信号Ｓ１１を出力データＳ１
２として出力することになる。
の読出しデータ信号Ｓ１１のうち読出しアドレス信号Ｓ
１８の範囲だけをデータラッチ信号Ｓ２４で取り込む。
よって、ラッチ回路２では読出しアドレス信号Ｓ１８で
読み出された読出しデータ信号Ｓ１１を出力データＳ１
２として出力することになる。
【００３２】したがって、上記構成による非同期メモリ
回路装置は、Ｉ／Ｏメモリ回路１の読出し側を読出し制
御回路５とＡＮＤゲート回路９だけで実現しているの
で、大幅な回路規模の削減が可能となる。
回路装置は、Ｉ／Ｏメモリ回路１の読出し側を読出し制
御回路５とＡＮＤゲート回路９だけで実現しているの
で、大幅な回路規模の削減が可能となる。
【００３３】尚、本発明は上記実施例に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲で種々変形し
ても同様に実施可能であることはいうまでもない。
ではなく、本発明の要旨を逸脱しない範囲で種々変形し
ても同様に実施可能であることはいうまでもない。
【００３４】
【発明の効果】以上述べたように本発明によれば、簡易
な構成でメモリ回路の読出しが書込みと競合しないよう
にすることができ、回路規模の縮小が可能な非同期メモ
リ回路装置を提供することができる。
な構成でメモリ回路の読出しが書込みと競合しないよう
にすることができ、回路規模の縮小が可能な非同期メモ
リ回路装置を提供することができる。
【図１】本発明の一実施例に係る非同期メモリ回路装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】同実施例の動作を説明するためのタイミング図
である。
である。
【図３】従来の非同期メモリ回路装置の構成を示すブロ
ック図である。
ック図である。
【図４】図３に示す非同期メモリ回路装置の動作を説明
するためのタイミング図である。
するためのタイミング図である。
１ Ｉ／Ｏメモリ回路 ２ ラッチ回路 ３ アドレス選択回路 ４ 書込み制御回路 ５ 読出し制御回路 ６ 読出し制御回路 ７ 位相比較回路 ８ タイミング選択回路 ９ ＡＮＤゲート回路 Ｓ１０ 非同期入力デジタルデータ信号 Ｓ１１ 読出しデータ信号 Ｓ１２ 出力データ Ｓ１３ 非同期入力クロック信号 Ｓ１４ 装置内クロック信号 Ｓ１５ データ書込み信号 Ｓ１６ メモリアドレス信号 Ｓ１７ 書込みアドレス信号 Ｓ１８ 読出しアドレス信号 Ｓ１９ データ読出し信号 Ｓ２０，Ｓ２１ 読出しタイミング信号 Ｓ２２ データラッチ信号 Ｓ２３ 選択切替信号 Ｓ２４ データラッチ信号
Claims (3)
- 【請求項１】 非同期入力データ信号を入力側非同期ク
ロック信号から装置内クロック信号に乗せ換える非同期
メモリ回路装置において、 前記非同期入力データ信号の書込み、読出しを行うメモ
リ回路と、 前記入力側非同期クロック信号から前記メモリ回路のデ
ータ書込み信号と書込みアドレス信号を生成する書込み
制御回路と、 前記装置内クロック信号から前記メモリ回路のデータ読
出し信号と読出しアドレス信号を生成する読出し制御回
路と、 前記書込みアドレス信号と読出しアドレス信号のいずれ
か一方を前記書込み制御回路からのデータ書込み信号に
基づいて選択し、メモリアドレス信号として前記メモリ
回路に送るアドレス選択回路と、 前記データ書込み信号の入力期間を除き前記データ読出
し信号を出力するゲート回路と、 前記メモリ回路から読み出されたデータを前記ゲート回
路から出力されるデータ読出し信号のタイミングでラッ
チし、前記装置内クロックに同期したデータ信号として
出力するラッチ回路とを具備したことを特徴とする非同
期メモリ回路装置。 - 【請求項２】 前記ゲート回路は、前記データ書込み信
号及びデータ読出し信号を入力してその論理和演算結果
を出力する論理和演算ゲート回路であることを特徴とす
る請求項１記載の非同期メモリ回路装置。 - 【請求項３】 前記メモリ回路は、衛星回線における地
上局側の非同期用バッファメモリであることを特徴とす
る請求項１記載の非同期メモリ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23632094A JPH08101789A (ja) | 1994-09-30 | 1994-09-30 | 非同期メモリ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23632094A JPH08101789A (ja) | 1994-09-30 | 1994-09-30 | 非同期メモリ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08101789A true JPH08101789A (ja) | 1996-04-16 |
Family
ID=16999060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23632094A Withdrawn JPH08101789A (ja) | 1994-09-30 | 1994-09-30 | 非同期メモリ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08101789A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0965129A1 (en) * | 1997-03-05 | 1999-12-22 | Sun Microsystems, Inc. | Recursive multi-channel interface |
| KR100386958B1 (ko) * | 2000-06-09 | 2003-06-09 | 주식회사 리독스 | 정수장치 |
-
1994
- 1994-09-30 JP JP23632094A patent/JPH08101789A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0965129A1 (en) * | 1997-03-05 | 1999-12-22 | Sun Microsystems, Inc. | Recursive multi-channel interface |
| EP0965129A4 (en) * | 1997-03-05 | 2000-01-12 | Sun Microsystems Inc | MULTI-CHANNEL RECURSIVE INTERFACE |
| KR100386958B1 (ko) * | 2000-06-09 | 2003-06-09 | 주식회사 리독스 | 정수장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |