JPS61198842A - デイジタル信号の位相差吸収回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、システムのクロックの周波数が全（同一で
も、異なる位相で動作している２個のディジタルシステ
ム同士のデータの受は渡しのために適用されるディジタ
ル信号の位相差吸収回路に関する。

〔発明の概要〕

この発明は、入力ディジタルデータとこの入力ディジタ
ルデータに同期した外部クロックが入力され、上記外部
クロックと周波数が等しい内部クロックに同期した出力
ディジタルデータを形成するようにしたディジタル信号
の位相差吸収回路において、ラッチとゲート回路とを複
数組′＃１続接続し、複数個のラッチの中で対応するも
のがラソチ動作を行う時にオフとなるように、ゲート回
路を制御することにより、メモリを使用せずに、ディジ
タル信号の位相差を吸収するようにしたものである。

〔従来の技術〕

ディジタル機器例えばディジタルビデオ信号処理機器の
間のデータ転送について、第５図及び第６図を参照して
説明する。

第５図に示すように、２個のディジタルシステム７１及
び７２の間でデータの受は渡しを行う場合、データと共
にクロックがシステム７１から７２に伝送される。シス
テム７１を動かしているクロックＣＫＩとシステム７２
を動かしているクロックＣＫ２とは、互いに同一の周波
数で位相が異なっているものとする。

システム７２は、システム７１から送られてきたデータ
をシステム７２のクロックにより単純にラッチすること
ができない。そこで、クロックＣＫ２の代わりにデータ
と共に送られてきたクロックＣＫＬでシステム７２を動
かせば、データは、ミスラッチされることなくシステム
７２にデータが受は渡される。

しかしながら、送られてきたクロックＣＫＩをシステム
７２のクロックとして使用すると、次の問題点が発生す
る。

第１に、クロックＣＫＩが長距離伝送される途中で、デ
ータとの干渉によって、クロックにジッターが多くなり
、誤動作が発生する。第２に、システムの段数が増加す
ると、クロックの波形が劣化して、クロックのパルス幅
を整形する必要が生じる。

更に、上述の問題点が解決されたとしても、第６図に示
す接続の場合には、対応することができない。第６図で
は、システム８１からシステム８２及び８３の夫々にデ
ータ及びクロックが伝送され、これらのシステム８２及
び８３からシステム８４にデータ及びクロックが伝送さ
れる接続が示されている。

この接続において、−ａにシステム８１からシステム８
２へのケーブルの距離とシステム８１からシステム８３
へのケーブルの距離とが異なったものとなる。従って、
システム８２及びシステム８３において、受は取られた
クロックの位相が異なる。この位相が異なるクロックに
より、システム８２及び８３が動作するので、システム
８２及びシステム８３の夫々から発生するクロックも、
互いに異なる位相となる。その結果、システム８４は、
システム８２とシステム８３とのどちらのクロックをシ
ステムクロックとして使用すれば良いか決定できない。

従来では、第６図に示すディジタル機器の接続の場合に
は、各システムが自分自身でジッターのない安定なりロ
ックで動作できるようにしていた。

このために、システムのデータ人力部にＦＩＦＯメそり
のような非同期でリード／ライトできるメモリを設け、
外部のシステムクロックと内部のシステムクロックとの
相対的位相差を吸収していた。

〔発明が解決しようとする問題点〕

サンプリング周波数が１４ＭＨｚのような高速のデータ
例えばディジタルビデオ信号の場合には、メモリを２個
並列化して、位相差吸収用のメモリを構成する必要があ
った。従って、回路規模が増大する欠点があった。

従って、この発明の目的は、メモリを使用せずに、外部
クロックと内部クロックとの位相差を吸収することがで
きる位相差吸収回路を提供することにある。この発明は
、ディジタルビデオ信号のような高速のデータの場合で
も、回路規模が小さな位相差吸収回路を実現することが
できる。

〔問題点を解決するための手段〕

この発明は、入力ディジタルデータとこの入力ディジタ
ルデータに同期した外部クロックＣＫＷが入力され、外
部クロックＣＫＷと周波数が等しい内部クロックＣＫＲ
に同期した出力ディジタルデータを形成するようにした
ディジタル信号の位相差吸収回路において、 入力データが並列的に供給される少なくとも３個のラッ
チ手段３〜６と、 外部クロックＣＫＷからラッチ手段３〜６に順次入力デ
ータをラッチするための外部クロックＣＫＷに同期した
ラッチ制御信号を形成する手段７゜９．１０と、 ラッチ手段３〜６各々の出力が供給され、ゲート制御信
号により、内部クロックＣＫＲの１周期ずつ順次オンす
るゲート手段２３〜２６と、ラッチ制御信号を内部クロ
ックＣＫＲと同期して遅延することにより、ラッチ手段
３〜６の対応するものがラッチ動作を行う時にオフとな
るように、ゲート手段２３〜２６を制御するゲート制御
信号を発生する手段３１，３２．３３．４２．２７と、 を備えたことを特徴とするディジタル信号の位相差吸収
回路である。

〔作用〕

ラッチ制御信号のタイミングを規定する信号からゲート
制御信号を発生させる。このゲート制御信号は、ラッチ
制御信号に対して所定の位相差を持つようにされる。従
って、ラッチ手段３〜６がラッチ動作を行っている時に
、対応するゲート手段がオンすることが防止される。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。

第１図において、ＩＮＤＡＴＡと表された入力端子１に
例えば８ビット並列の入力データが供給される。第１図
において、ＣＫＷが入力データと共に供給される外部ク
ロックを示し、ＣＫＲがデータを受は取るシステム側の
内部クロックを示す。

入力データがラッチ２に供給され、外部クロックＣＫＷ
により順次ラッチされる。

ラッチ２の出力側に４個のラッチ３．　４．　５゜６が
並列に設けられている。これらのラッチ３〜６には、外
部クロックＣＫＷ及びシフトレジスタ７からのクロック
イネーブル信号が供給される。

シフトレジスタ７には、マルチプレクサ８の出力信号が
入力として供給される。

マルチプレクサ８の一方の入力端子にＮＡＮＤゲート１
０の出力信号が供給される。ＮＡＮＤゲート１０には、
２ビツトのカウンタ９の並列出力が供給される。カウン
タ９は、外部クロックＣＫＷを計数するもので、ＮＡＮ
Ｄゲート１０の出力には、４クロツク毎に°Ｌ’　　（
ローレベル）となるパルスが発生する。マルチプレクサ
８の他方の入力端子には、５ＷＩＮで示す入力端子１２
からのクロックがラッチ１１を介して供給される。

シフトレジスタ７には、外部クロックＣＫＷがシフトパ
ルスとして供給され、その４個の出力には、外部クロッ
クＣＫＷの１周期ずつ順次“Ｌ”となるクロックイネー
ブル信号が発生する。このクロックイネーブル信号の夫
々がラッチ３〜６に供給される。クロックイネーブル信
号の°Ｌ”の期間にのみ、ラッチ３〜６の夫々が入力デ
ータをラッチすることができる。また、シフトレジスタ
７からラッチ４に供給されるクロックイネーブル信号が
ラッチ１５を介して５ＷＯＴで示される出力端子１６に
取り出される。

ラッチ３〜６の夫々の出力側にゲート回路２３゜２４．
２５．２６が設けられる。これらのゲート回路２３〜２
６には、シフトレジスタ２７からのアウトプットコント
ロール信号が供給される。ゲート回路２３〜２６は、ア
ウトプットコントロール信号がＬ’　の時にのみオンと
なる。シフトレジスタ２７には、内部クロックＣＫＲが
シフトパルスとして供給され、内部クロックＣＫＲと同
期してアウトプットコントロール信号が形成される。

シフトレジスタ２７からゲート回路２４に供給されるア
ウトプットコントロール信号がラッチ２８を介して５Ｒ
ＯＴで示す出力端子２９に取り出される。ゲート回路２
３〜２６の出力データがラッチ２２に供給され、内部ク
ロックＣＫＲにより順次ラッチされる。このラッチ２２
から出力データが０ＴＤＡＴＡで示す出力端子２１に取
り出される。

ゲート回路２３〜２６の夫々がオンになるタイミングは
、各ゲート回路と対応しているラッチがラッチ動作を行
っている期間を避ける必要がある。

つまり、ラッチ２２が変化の途中のデータを受は取るの
を防ぐためである。例えばラッチ３がラッチしている期
間では、時間的に最も離れたゲート回路２５がオンする
ように制御される。ラッチ動作を行っているラッチとオ
ンになるゲート回路との関係は、下記のように示される
。

（ラッチ）　　　−３→４→５→６→３→４・・（ゲー
ト回路）→２５→２６→２３→２４→２５→２６・・上
述のように、ラッチ３〜６のラッチ動作と所定の時間関
係でゲート回路２３〜２６がオンするように制御される
。この制御を行うためには、シフトレジスタ２７で発生
するアウトプットコントロール信号のタイミングがシフ
トレジスタ７で発生するクロックイネーブル信号のタイ
ミングと所定の関係を持つように規定される。

ＮＡＮＤゲート１０の出力信号がラッチ１４を介してマ
ルチプレクサ３１の一方の入力端子に供給される。これ
と共に、ラッチ１４の出力信号がラッチ３２を介してマ
ルチプレクサ３１の他方の入力端子に供給される。ラッ
チ３２には、インバータ３３を介された内部クロックＣ
ＫＲが供給される。マルチプレクサ３１は、後述のＪＫ
フリップフロップ５１の出力により制御される。

ラッチ３２にインバータ３３を介して外部クロックＣＫ
Ｗを供給するようにしても良い。

マルチプレクサ３１の出力がシフトレジスタ４１に供給
されると共に、インバータ３４．３５゜３６．３７の直
列接続に供給される。インバータ３４〜３７は、遅延回
路を構成し、インバータ３５及び３６の接続点の出力信
号がシフトレジスタ４２の入力端子に供給される。イン
バータ３７の出力信号がシフトレジスタ４３の入力端子
に供給される。

これらのシフトレジスタ４１．４２．４３には、シフト
パルスとして内部クロックＣＫＲが供給される。この内
部クロックＣＫＲにより、マルチプレクサ３１の出力が
ラッチされて、シフトレジスタ４１．４２．４３に取り
込まれる。

シフトレジスタ４２の第２段目の出力がマルチプレクサ
３０の一方の入力端子に供給される。マルチプレクサ３
０の他方の入力端子には、５ＲＩＮで示す入力端子３８
からのパルス信号がラッチ３９を介して供給される。マ
ルチプレクサ３０の出力信号がシフトレジスタ２７に供
給される。

マルチプレクサ８及び３０の状態がＭＤで示す端子１３
からのモード設定信号により制御される。

このモード設定信号は、データの並列ビット数が８ビツ
トで、第１図に示す構成を単独で使用する時と、データ
の並列ビット数が８ビツトより多くなり、第１図に示す
構成を並列接続する時とを切り替えるための信号である
。並列接続の第２番目以降の単位構成として、第１図に
示す回路が使用される時には、マルチプレクサ８及び３
０の夫々が端子１２及び３８からの信号を選択するよう
になされる。

前述のシフトレジスタ４１及び４２の初段の出力がＥＸ
−ＯＲゲート４４に供給される。シフトレジスタ４１及
び４３の初段の出力がＥＸ−ＯＲゲート４５に供給され
る。シフトレジスタ４２及び４３の初段の出力がＥＸ−
ＯＲゲート４６に供給される。インバータ３．４〜３７
による遅延時間は、僅かなものであり、ラッチ１４の出
力は、外部クロックＣＫＷに同期している。従って、Ｅ
Ｘ−ＯＲゲート４４．４５．４６の中で、２つの入力が
不一致となり、その出力が“Ｈ”　（ハイレベル）とな
るＥＸ−ＯＲゲートが在る時には、外部クロックＣＫＷ
と内部クロックＣＫＲとの位相が極めて近接しており、
シフトレジスタ４２がマルチプレクサ３１の出力のラッ
チ動作を誤るおそれがあることを意味している。

また、シフトレジスタ４１．４２．４３の夫々の初段の
出力と夫々の第５段目の出力とがＥＸ−ＯＲゲート４７
，４８．４９に供給される。マルチプレクサ３１からの
信号は、クロックの４周期毎に°Ｌ゛　となる信号であ
るから、この信号に全くジッターが無いものとすれば、
各シフトレジスタ４１．４２．４３の初段の出力と第５
段目の出力とが同一となり、ＥＸ−ＯＲゲート４７．４
８゜４９の各出力が°Ｌ゛　となる。

しかし、外部クロックＣＫＷと内部クロックＣＫＲとの
位相が近く且つジッターが在る場合には、各シフトレジ
スタ４１，４２．４３の初段の出力と第５段目の出力と
が一致しなくなり、ＥＸ−ＯＲゲート４７，４８．４９
の少なくとも−の出力がＨ°　となる。６個のＥＸ−Ｏ
Ｒゲート４４〜４９の各出力がＯＲゲート５０に供給さ
れる。

ＯＲゲート５０の出力がＪＫフリップフロップ５１のＪ
入力端子に供給され、ＯＲゲー）５０の出力の反転信号
がＪＫフリップフロップ５１のに入力端子に供給される
。ＪＫフリフブフロップ５１のクロック端子には、内部
クロックＣＫＲが供給される。ＯＲゲート５０の出力が
Ｈ′の時に、（Ｊ−“Ｈ”、　　Ｋ−’Ｌ’　）となり
、ＪＫフリフプフロップ５１の出力が内部クロックＣＫ
Ｒと同期して以前の状態と反転する。ＯＲゲート５０の
出力が°Ｌ゛の時には、（Ｊ＝’Ｌ’　、に雪“Ｈ”）
となり、ＪＫフリップフロップ５１の出力は、以前の状
態のままである。このＪＫフリップフロップ５１の出力
によって、マルチプレクサ３１が制御される。

従って、マルチプレクサ３１がラッチ１４の出力を選択
している状態で、外部クロックＣＫＷと内部クロックＣ
ＫＲとの位相が接近して、ＯＲゲート５０の出力が°Ｈ
゛　となると、ＪＫフリップフロップ５１の出力が反転
する。これにより、マルチプレクサ３１の出力に発生す
るパルス信号は、内部クロックＣＫＲの１周期、位相が
シフトされたものとなる。従って、内部クロックＣＫＲ
と外部クロックＣＫＷの位相が接近している時には、シ
フトレジスタ２７に供給されるパルスの位相が内部クロ
ックＣＫＲの〃周期、強制的に変化される。この場合、
ラッチ３２には、外部クロックＣＫＷを供給しても良い
。

上述のこの発明の一実施例について、第２図及び第３図
を参照してその動作を説明する。

第２図は、外部クロックＣＫＷ（第２図Ａ）と内部クロ
ックＣＫＲ（第２図Ｆ）との位相が離れている場合、例
えば１８０度位相が異なる時の動作を示す、第２図Ｂは
、ＮＡＮＤゲート１０の出力信号を示す。ＮＡＮＤゲー
ト１０の出力信号は、外部りｎツクＣＫＷの４周期毎に
“Ｌｏとなる。

ＮＡＮＤゲート１０の出力信号がマルチプレクサ８を介
してシフトレジスタ７に供給され、このシフトレジスタ
７の４個の出力端子に第２図Ｃに示すように、４相のク
ロックイネーブル信号が発生する。従って、ラッチ２か
らの入力データ５Ｏ９Ｓｌ、　Ｓ２．　Ｓ３．３４．３
５．・・・・が第２図りに示すように、ラッチ３．４．
５．６に順にラッチされる。

第２図Ｅは、ラッチ１４にラッチされたＮＡＮＤゲート
１０の出力信号を示す。第２図に示すように、外部クロ
ックＣＫＷと内部クロックＣＫＲとの位相差が大きい時
には、マルチプレクサ３２がラッチ１４の出力信号（第
２図Ｅ）を選択する。

ラッチ１４の出力信号がインバータ３４．３５を介して
シフトレジスタ４２に供給され、このシフトレジスタ４
２の初段及び２段目に第２図Ｇに示す出力信号が発生す
る。

シフトレジスタ４２の２段目の出力信号がマルチプレク
サ３０を介してシフトレジスタ２７に供給される。従っ
て、このシフトレジスタ２７から第２図Ｈに示す４相の
アウトプットコントロール信号が発生する。このアウト
プットコントロール信号の各相がゲート回路２３〜２６
に供給される。

ゲート回路２３〜２６の出力信号がラッチ２２によりラ
ッチされ、第２図■に示すラッチ２２の出力信号が出力
端子２１に取り出される。

例えばゲート回路２３には、第２図Ｈ中で、一番上に　
記載されたアウトプットコントロール信号が供給され、
このアウトプットコントロール信号の“Ｌｏの期間にオ
ンとなる。この時に、ゲート回路２３の出力には、ラッ
チ３からの入力データ例えばＳＯが取り出される。この
期間は、第２図りに示すように、ラッチ５が入力データ
Ｓ２をラッチする期間と対応している。

第３図は、外部クロックＣＫＷ（第３図Ａ）と内部クロ
ックＣＫＲ（第３図Ｆ）との位相が極めて近い場合の動
作を示す。第２図Ｂ、第２図Ｃ２第２図り、第２図Ｅの
夫々と同様に、第３図Ｂ。

第３図Ｃ１第３図り、第３図Ｅの夫々は、ＮＡＮＤゲー
ト１０の出力信号、シフトレジスタ７の４個の出力端子
に発生する４相のクロックイネーブル信号、ラッチ３，
４，５．６の出力信号、ラッチ１４にラッチされたＮＡ
ＮＤゲート１０の出力信号を示す。また、第３図Ｇは、
ラッチ３２の出力信号を示す。ラッチ３２の出力信号は
、内部クロックＣＫＲの〃周期の遅れをラッチ１４の出
力信号に対して有する。

第３図に示すように、外部クロックＣＫＷと内部クロッ
クＣＫＲとの位相差が極めて小さい時には、マルチプレ
クサ３１がラッチ３２の出力信号（第３図Ｇ）を選択す
る。

マルチプレクサ３１の出力信号がインバータ３４．３５
を介してシフトレジスタ４２に供給され、このシフトレ
ジスタ４２の初段及び２段目に第３図Ｈに示す出力信号
が発生する。

シフトレジスタ４２の２段目の出力信号がマルチプレク
サ３０を介してシフトレジスタ２７に供給される。従っ
て、このシフトレジスタ２７から第３図Ｉに示す４相の
アウトプットコントロール信号が発生する。このアウト
プットコントロール信号の各相がゲート回路２３〜２６
に供給される。

ゲート回路２３〜２６の出力信号がラッチ２２によりラ
ッチされ、第３図Ｊに示すラッチ２２の出力信号が出力
端子２１に取り出される。

例えばゲート回路２３には、第３図■で一番上に記載さ
れたアウトプットコントロール信号が供給され、このア
ウトプットコントロール信号のＬｏの期間にオンとなる
。この時に、ゲート回路２３の出力には、ラッチ３から
の入力データＳＯが取り出される。この期間は、第３図
りに示すように、ラッチ５が入力データＳ２をラッチし
始める期間と対応している。

上述のように、外部クロックＣＫＷと内部クロックＣＫ
Ｒの相対位相が近接している場合と、離れている場合と
の何れの場合でも、ラッチ２２は、データを確実にラッ
チすることができる。

この発明の一実施例は、並列ビット数が８ビツトより多
い入力データの処理にも対応できる構成とされている。

第４図は、入力データの並列ビット数が３２ビツトの場
合の構成を示す。第４図において、６１，６２，６３．
６４の夫々で示すブロックは、第１図と同様の位相差吸
収回路である。

位相差吸収回路６１には、入力データの例えば上位の８
ビツトが供給される。入力データの下位側の８ビツトず
つが位相差吸収回路６２，６３゜６４の夫々の入力端子
に供給される。位相差吸収回路６１からのクロックイネ
ーブル信号と関連するタイミング信号及びアウトプット
コントロール信号と関連するタイミング信号が位相差吸
収回路６２に供給される。同様に、位相差吸収回路６２
から６３にこれらのタイミング信号が供給され、位相差
吸収回路６３から６４之これらのタイミング信号が供給
される。

また、位相差吸収回路６１のモード設定信号が“Ｌｏと
され、位相差吸収回路６１内のマルチプレクサ８及び３
０が内部で発生した信号を選択する状態に設定される。

他の位相差吸収回路６２．６３．６４の夫々のモード設
定信号が“Ｈ′とされ、これらの位相差吸収回路内のマ
ルチプレクサ８及び３０が他の位相差吸収回路からのタ
イミング信号を選択する状態に設定される。

つまり、位相差吸収回路６１の動作タイミングを基準と
して他の位相差吸収回路６２．６３．６４が同一のタイ
ミングで動作することになる。位相差吸収回路の外部か
らの信号の入力端子及び外部への信号の出力端子には、
遅延補償のために、夫々ラッチ１１，１５．２８．３９
が設けられている。各位相差吸収回路６１〜６４の８ビ
ツトの出力データは、３２ビツトの出力データにまとめ
られて出力される。

〔発明の効果〕

この発明に依れば、メモリを使用せずに、非同期のシス
テム間で、ディジタル信号の受は渡しを行うことができ
る。従って、ディジタールビデオ信号のように、高速の
データを処理する時に、バッファメモリを使用するのと
異なり、回路規模が大きくなることを防止することがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図及び
第３図はこの発明の一実施例の動作説明のためのタイム
チャート、第４図はこの発明を３２ビット並列のデータ
の処理に適用した時のブロック図、第５図及び第６図は
従来のディジタル信号の位相差吸収回路の説明のための
ブロック図である。 図面における主要な符号の説明 １：データの入力端子、３．４．５，６：ラッチ、？、
２７，４１．４２，４３：シフトレジスタ、８．３０，
３１：マルチプレクサ、２１：データの出力端子、２３
．２４．２５．２６：ゲート回路。 代理人　弁理士　杉　浦　正　知 ＣにＷじＣに８９位ａが卸し糺７−さ蝙会第２図 ＣＫＷヒＣＫＲのイ１によｌｔｆ璧Ｌｌｌ場４１第３図

Claims (1)

1. 【特許請求の範囲】 入力ディジタルデータとこの入力ディジタルデータに同
   期した外部クロックが入力され、上記外部クロックと周
   波数が等しい内部クロックに同期した出力ディジタルデ
   ータを形成するようにしたディジタル信号の位相差吸収
   回路において、上記入力データが並列的に供給される少
   なくとも３個のラッチ手段と、 上記外部クロックから上記ラッチ手段に順次上記入力デ
   ータをラッチするための上記外部クロックに同期したラ
   ッチ制御信号を形成する手段と、上記ラッチ手段の各々
   の出力が供給され、ゲート制御信号により、上記内部ク
   ロックの１周期ずつ順次オンするゲート手段と、 上記ラッチ制御信号を上記内部クロックと同期して遅延
   することにより、上記ラッチ手段の対応するものがラッ
   チ動作を行う時にオフとなるように、上記ゲート手段を
   制御する上記ゲート制御信号を発生する手段と、 を備えたことを特徴とするディジタル信号の位相差吸収
   回路。