JPH06333399A

JPH06333399A - シフトレジスタ

Info

Publication number: JPH06333399A
Application number: JP5116859A
Authority: JP
Inventors: Teruhiko Saito; 輝彦斉藤
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1993-05-19
Filing date: 1993-05-19
Publication date: 1994-12-02

Abstract

(57)【要約】【目的】シフトレジスタにおいて、クロックの制御を複
雑にすることなく、カスケード接続した場合でも確実な
データ伝送を行う。【構成】マスタ・フリップフロップ（FF）１はクロック
CLに同期して動作する。スレーブFF２は、セット信号ま
たはリセット信号が印加されないときはクロックCLに同
期してマスタFF１の動作に対しクロックCLの半周期遅れ
で動作し、セット信号またはリセット信号が印加される
とそれに基づいてセットまたはリセットされる。パラレ
ル入力バッファ５は、ラッチイネーブル信号バーLEが活
性化すると、パラレルデータの各ビットBit1…BitN（N
は２以上の整数）に応じたセット信号またはリセット信
号を対応する各スレーブFF２へ出力する。制御回路６
は、ラッチイネーブル信号バーLEが不活性のときには出
力遅延用FF７をマスタFF１に同期して動作させ、ラッチ
イネーブル信号バーLEが活性のときには出力遅延用FF７
をクロックCLと無関係に動作させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシフトレジスタに係り、
詳しくは、シリアルパラレル入力シリアルパラレル出力
形シフトレジスタによるデータのパラレルシリアル変換
またはシリアルパラレル変換に関するものである。

【０００２】近年、電子機器の複雑化に伴って、データ
のパラレルシリアル変換が多用されるようになってき
た。その際に必要なパラレルシリアル変換器としては、
一般に、パラレル入力シリアル出力形シフトレジスタが
用いられている。ところで、パラレルシリアル変換器の
数が増加すると、各パラレルシリアル変換器と次段の回
路（例えば、ＣＰＵ）とを結ぶための信号ラインの数も
増加することになる。そこで、パラレルシリアル変換器
を複数個カスケード接続することにより、信号ラインの
数を減らしてコストダウンを図ることが求められてい
る。

【０００３】

【従来の技術】以下、２ビット・シリアルパラレル入力
シリアル出力形シフトレジスタを例にとり、従来のパラ
レルシリアル変換器のカスケード接続について説明す
る。

【０００４】図５は、従来の２ビット・シリアルパラレ
ル入力シリアル出力形シフトレジスタ５０の回路図であ
る。シフトレジスタ５０は、Ｄ（DataまたはD-Type）フ
リップフロップ（以下、ＤFFとする）５１，５２とパラ
レル入力バッファ５３とから構成されている。

【０００５】各ＤFF５１，５２はそれぞれ、同期化形式
のＲＳＤ（Reset-Set-Data）フリップフロップ（以下、
ＲＳＤFFとする）５５ａ，５５ｂと、同期化形式のＤFF
であるＤラッチ（Data Latch）５６ａ，５６ｂと、イン
バータ５７とから構成されている。

【０００６】すなわち、ＤFF５１は、Ｄラッチ５６ａと
インバータ５７とＲＳＤFF５５ａとインバータ５７と
が、この順番で直列に接続されて構成されている。一
方、ＤFF５２は、Ｄラッチ５６ｂとインバータ５７とＲ
ＳＤFF５５ｂとインバータ５７とが、この順番で直列に
接続されて構成されている。

【０００７】そして、Ｄラッチ５６ａのＤ（Data）入力
端子はシフトレジスタ５０のシリアル入力端子５８に接
続され、ＲＳＤFF５５ｂの出力端子Ｑはインバータ５７
を介してシフトレジスタ５０のシリアル出力端子５９に
接続されている。

【０００８】また、各Ｄラッチ５６ａ，５６ｂのＬ能動
クロック端子CXおよび各ＲＳＤFF５５ａ，５５ｂのＨ能
動クロック端子Ｃには、クロックCLが印加されている。
一方、各Ｄラッチ５６ａ，５６ｂのＨ能動クロック端子
Ｃおよび各ＲＳＤFF５５ａ，５５ｂのＬ能動クロック端
子CXには、反転クロックバーCLが印加されている。

【０００９】尚、クロックCLおよび反転クロックバーCL
は２相の相補クロックであり、反転クロックバーCLのレ
ベルはクロックCLのレベルを反転したものになってい
る。ここで、各Ｄラッチ５６ａ，５６ｂは、Ｌ能動クロ
ック端子CXにＬレベルの信号が印加されると同時にＨ能
動クロック端子ＣにＨレベルの信号が印加されると、Ｄ
入力端子に印加された入力信号をラッチして出力端子Ｑ
から出力するようになっている。また、各Ｄラッチ５６
ａ，５６ｂは、Ｌ能動クロック端子CXにＨレベルの信号
が印加されると同時にＨ能動クロック端子ＣにＬレベル
の信号が印加されると、それ以前にラッチしていた信号
を出力端子Ｑから出力するようになっている。

【００１０】すなわち、各Ｄラッチ５６ａ，５６ｂは、
クロックCLがＬレベルで反転クロックバーCLがＨレベル
のときにＤ入力端子に印加された入力信号をラッチして
そのまま出力端子Ｑから出力する。

【００１１】一方、各ＲＳＤFF５５ａ，５５ｂは、Ｌ能
動クロック端子CXとＨ能動クロック端子ＣおよびＤ入力
端子に加えて、Ｈ能動入力端子であるＳ（Set ）入力端
子とＬ能動入力端子であるRX（Reset ）入力端子とを備
えている。そして、各ＲＳＤFF５５ａ，５５ｂは、Ｓ入
力端子にＨレベルの信号が印加されるとセットされ、Ｌ
能動クロック端子CXおよびＨ能動クロック端子Ｃに印加
されている信号には関係なく、出力端子ＱからＨレベル
の信号を出力するようになっている。また、各ＲＳＤFF
５５ａ，５５ｂは、RX入力端子にＬレベルの信号が印加
されるとリセットされ、Ｌ能動クロック端子CXおよびＨ
能動クロック端子Ｃに印加されている信号には関係な
く、出力端子ＱからＬレベルの信号を出力するようにな
っている。そして、各ＲＳＤFF５５ａ，５５ｂは、Ｓ入
力端子にＬレベルの信号が印加されると同時にRX入力端
子にＨレベルの信号が印加されると、クロックCLおよび
反転クロックバーCLに従って各Ｄラッチ５６ａ，５６ｂ
と同じ動作をするようになっている。

【００１２】つまり、各ＲＳＤFF５５ａ，５５ｂは、Ｄ
ラッチの機能と非同期式のバーＲＳフリップフロップの
機能とを兼ね備えたもので、非同期式のバーＲＳフリッ
プフロップの機能の方が優先しているものであるといえ
る。

【００１３】但し、各ＲＳＤFF５５ａ，５５ｂのＬ能動
クロック端子CXおよびＨ能動クロック端子Ｃの接続は、
各Ｄラッチ５６ａ，５６ｂのそれとは逆である。そのた
め、各ＲＳＤFF５５ａ，５５ｂのクロックCLおよび反転
クロックバーCLに対する動作は、各Ｄラッチ５６ａ，５
６ｂのそれとは逆になる。すなわち、各ＲＳＤFF５５
ａ，５５ｂは、クロックCLがＨレベルで反転クロックバ
ーCLがＬレベルのときにＤ入力端子に印加された入力信
号をラッチしてそのまま出力端子Ｑから出力する。

【００１４】尚、各ＲＳＤFF５５ａ，５５ｂにおいて、
Ｓ入力端子にＨレベルの信号が印加されると同時にRX入
力端子にＬレベルの信号が印加される状態は、組み合わ
せ禁止である。

【００１５】２ビットのパラレル入力バッファ５３は２
つの入力バッファ５３ａ，５３ｂから構成され、各入力
バッファ５３ａ，５３ｂはそれぞれインバータ６０とＮ
ＡＮＤ回路６１とＮＯＲ回路６２とから構成されてい
る。

【００１６】そして、入力バッファ５３ａはシフトレジ
スタ５０の下位ビット入力端子６３に接続され、入力バ
ッファ５３ｂはシフトレジスタ５０の上位ビット入力端
子６４に接続されている。また、各入力バッファ５３
ａ，５３ｂはそれぞれ、シフトレジスタ５０のラッチイ
ネーブル信号入力端子６５に接続されている。さらに、
入力バッファ５３ａは、ＲＳＤFF５５ａのＳ入力端子お
よびRX入力端子に接続されている。一方、入力バッファ
５３ｂは、ＲＳＤFF５５ｂのＳ入力端子およびRX入力端
子に接続されている。

【００１７】ここで、ラッチイネーブル信号入力端子６
５に印加されるラッチイネーブル信号バーLEはＬアクテ
ィブである。また、入力端子６３にはパラレルデータの
下位ビットのデータBit1が入力され、入力端子６４には
パラレルデータの上位ビットのデータBit2が入力され
る。そして、各入力バッファ５３ａ，５３ｂはそれぞ
れ、Ｌレベルのラッチイネーブル信号バーLEが印加され
ると、各データBit1，Bit2のレベルに対応した出力信号
を生成して各ＲＳＤFF５５ａ，５５ｂへ出力する。

【００１８】つまり、データBit1がＬレベルの場合、入
力バッファ５３ａは、ＲＳＤFF５５ａのＳ入力端子およ
びRX入力端子へＨレベルの出力信号を出力する。そのた
め、ＲＳＤFF５５ａはセットされ、出力端子ＱからＨレ
ベルの信号を出力する。また、データBit1がＨレベルの
場合、入力バッファ５３ａは、ＲＳＤFF５５ａのＳ入力
端子およびRX入力端子へＬレベルの出力信号を出力す
る。そのため、ＲＳＤFF５５ａはリセットされ、出力端
子ＱからＬレベルの信号を出力する。

【００１９】一方、データBit2がＬレベルの場合、入力
バッファ５３ｂは、ＲＳＤFF５５ｂのＳ入力端子および
RX入力端子へＨレベルの出力信号を出力する。そのた
め、ＲＳＤFF５５ｂはセットされ、出力端子ＱからＨレ
ベルの信号を出力する。また、データBit2がＨレベルの
場合、入力バッファ５３ｂは、ＲＳＤFF５５ｂのＳ入力
端子およびRX入力端子へＬレベルの出力信号を出力す
る。そのため、ＲＳＤFF５５ｂはリセットされ、出力端
子ＱからＬレベルの信号を出力する。

【００２０】このように、Ｌレベルのラッチイネーブル
信号バーLEが印加されると、各ＲＳＤFF５５ａ，５５ｂ
の出力端子Ｑからはそれぞれ、各データBit1，Bit2のレ
ベルを反転した出力信号が出力される。ここで、各ＲＳ
ＤFF５５ａ，５５ｂの出力信号のレベルが各データBit
1，Bit2のレベルに対応したもの（すなわち、必ず反転
したもの）である点に着目すれば、各ＲＳＤFF５５ａ，
５５ｂの出力端子Ｑからは各データBit1，Bit2が出力さ
れると考えることができる。

【００２１】また、各入力バッファ５３ａ，５３ｂはそ
れぞれ、ラッチイネーブル信号バーLEがＨレベルのとき
には、各データBit1，Bit2のレベルに関係なく、各ＲＳ
ＤFF５５ａ，５５ｂのＳ入力端子へＬレベル、RX入力端
子へＨレベルの出力信号を出力する。そのため、各ＲＳ
ＤFF５５ａ，５５ｂは、クロックCLがＨレベルで反転ク
ロックバーCLがＬレベルのときにＤ入力端子に印加され
た入力信号をラッチしてそのまま出力端子Ｑから出力す
る。

【００２２】次に、上記のように構成された２ビット・
シリアルパラレル入力シリアル出力形シフトレジスタ５
０のシリアル入力に対するシフト動作（すなわち、シリ
アル入力シリアル出力動作）を、図６に示すタイムチャ
ートに従って説明する。

【００２３】外部からのシリアルデータＳ３〜Ｓ１がシ
リアル入力端子５８に順次入力される。このとき、ラッ
チイネーブル信号バーLEはＨレベルであるとする。する
と、各入力バッファ５３ａ，５３ｂはそれぞれ、各ＲＳ
ＤFF５５ａ，５５ｂのＳ入力端子へＬレベル、RX入力端
子へＨレベルの出力信号を出力する。そのため、各ＲＳ
ＤFF５５ａ，５５ｂはＤラッチとして機能する。

【００２４】そして、クロックCLおよび反転クロックバ
ーCLが印加されると、各Ｄラッチ５６ａ，５６ｂは、ク
ロックCLがＬレベルで反転クロックバーCLがＨレベルの
ときにＤ入力端子に印加されたシリアルデータＳ３〜Ｓ
１をラッチして出力端子Ｑから出力する。一方、各ＲＳ
ＤFF５５ａ，５５ｂは、クロックCLがＨレベルで反転ク
ロックバーCLがＬレベルのときにＤ入力端子に印加され
たシリアルデータＳ３〜Ｓ１をラッチして出力端子Ｑか
ら出力する。

【００２５】そのため、シリアルデータＳ３〜Ｓ１は、
クロックCLおよび反転クロックバーCLのレベルが反転す
る度に、Ｄラッチ５６ａ→ＲＳＤFF５５ａ→Ｄラッチ５
６ｂ→ＲＳＤFF５５ｂへと移動（シフト）していく。そ
して、シリアルデータＳ３〜Ｓ１は、シリアル出力端子
５９から順次出力される。

【００２６】次に、シフトレジスタ５０のパラレルシリ
アル変換動作（すなわち、パラレル入力シリアル出力動
作）を、シリアル入力シリアル出力動作と同様に、図６
に示すタイムチャートに従って説明する。

【００２７】クロックCLがＬレベル（反転クロックバー
CLがＨレベル）の状態において、Ｌレベルのラッチイネ
ーブル信号バーLEが印加されると、パラレルシリアル変
換動作モードになる。そして、外部からのパラレルデー
タの各ビットのデータBit1，Bit2が各入力端子６３，６
４に入力される。

【００２８】すると、各入力バッファ５３ａ，５３ｂは
それぞれ、各データBit1，Bit2のレベルに対応した出力
信号を生成して各ＲＳＤFF５５ａ，５５ｂへ出力する。
そのため、各ＲＳＤFF５５ａ，５５ｂは、クロックCLお
よび反転クロックバーCLには関係なく、各データBit1，
Bit2のレベルに応じてセットまたはリセットされる。そ
して、各ＲＳＤFF５５ａ，５５ｂはそれぞれ、各出力端
子Ｑから各データBit1，Bit2に対応したレベルの信号
（すなわち、各データBit1，Bit2）を出力する。

【００２９】すなわち、パラレルシリアル変換動作モー
ドにおいては、クロックCLおよび反転クロックバーCLに
対して非同期にパラレル入力が行われると共に、シリア
ル入力シリアル出力動作に優先してパラレルシリアル変
換動作が行われる。

【００３０】ＲＳＤFF５５ｂから出力されたデータBit2
は、シリアル出力端子５９から出力される。一方、ＲＳ
ＤFF５５ａから出力されたデータBit1は、Ｄラッチ５６
ｂに入力される。このとき、クロックCLがＬレベル（反
転クロックバーCLがＨレベル）であるため、Ｄラッチ５
６ｂは入力したデータBit1をラッチして出力端子Ｑから
出力する。

【００３１】続いて、ラッチイネーブル信号バーLEがＨ
レベルになると、ＲＳＤFF５５ｂはＤラッチとして機能
する。そして、クロックCLがＨレベル（反転クロックバ
ーCLがＬレベル）になると、Ｄラッチ５６ｂから出力さ
れたデータBit1をラッチして出力端子Ｑから出力する。
すなわち、データBit1はシリアル出力端子５９から出力
される。

【００３２】このようにして、各データBit1，Bit2は、
シリアル出力端子５９から順次出力される。図６に示す
タイムチャートでは、各データBit1，Bit2の入力に加え
てシリアルデータＳ３〜Ｓ１も入力している。そのた
め、シリアル出力端子５９からは、データBit1，Bit2に
引き続いてシリアルデータＳ３〜Ｓ１が順次出力され
る。

【００３３】このシフトレジスタ５０を複数個カスケー
ド接続する場合は、前段のシフトレジスタ５０のシリア
ル出力端子５９と次段のシフトレジスタ５０のシリアル
入力端子５８とをそれぞれ接続する。さらに、カスケー
ド接続した各シフトレジスタ５０には、同じクロックCL
および反転クロックバーCLを印加する。

【００３４】すると、各データBit1，Bit2およびシリア
ルデータＳ３〜Ｓ１は、上記したようにクロックCLおよ
び反転クロックバーCLに従ってカスケード接続された各
シフトレジスタ５０間を逐次移動する。そして、各デー
タBit1，Bit2およびシリアルデータＳ３〜Ｓ１は、最終
段のシフトレジスタ５０のシリアル出力端子５９から順
次出力される。

【００３５】

【発明が解決しようとする課題】しかしながら、シフト
レジスタ５０には以下の問題がある。各シフトレジスタ５０をカスケード接続した場合にお
ける接続のタイミングマージンが小さい。

【００３６】すなわち、ＲＳＤFF５５ｂのＬ能動クロッ
ク端子CXおよびＨ能動クロック端子Ｃの接続は、Ｄラッ
チ５６ａのそれとは逆である。そのため、ＲＳＤFF５５
ｂのクロックCLおよび反転クロックバーCLに対する動作
は、Ｄラッチ５６ａのそれとは逆になる。つまり、Ｄラ
ッチとして機能しているＲＳＤFF５５ｂの動作とＤラッ
チ５６ａの動作とは、クロックCLおよび反転クロックバ
ーCLに対して半周期分だけずれている。従って、理論的
には、各シフトレジスタ５０をカスケード接続した場
合、前段のシフトレジスタ５０のＲＳＤFF５５ｂから出
力されたシリアル出力を、次段のシフトレジスタ５０の
Ｄラッチ５６ａが取り込むことはできないはずである。

【００３７】しかしながら、ＲＳＤFF５５ｂおよびＲＳ
ＤFF５５ｂの出力端子Ｑに接続されているインバータ５
７が動作するためには一定の時間がかかる。また、各シ
フトレジスタ５０間の信号ラインは一定の容量をもって
いる。そのため、前段のシフトレジスタ５０のＲＳＤFF
５５ｂから出力されるシリアル出力には遅延が生じるこ
とになる。その遅延分（図６に示すτ）があるために、
次段のシフトレジスタ５０のＤラッチ５６ａは、前段の
シフトレジスタ５０のＲＳＤFF５５ｂから出力されるシ
リアル出力を取り込むことができるわけである。

【００３８】但し、これは、カスケード接続した前段と
次段の各シフトレジスタ５０の接続のタイミングマージ
ンが、前段のシフトレジスタ５０からのシリアル出力の
遅延分だけしかとれないということに外ならない。

【００３９】ところで、何らかの原因によってクロック
または反転クロックバーCLが鈍った場合には、前段のシ
フトレジスタ５０からのシリアル出力の遅延が短くなっ
たり無くなったりする。すると、接続のタイミングマー
ジンが必要な分だけとれなくなるため、次段のシフトレ
ジスタ５０は前段のシフトレジスタ５０から出力される
シリアル出力を取り込むことができなくなってしまう。

【００４０】すなわち、各シフトレジスタ５０をカスケ
ード接続した場合における接続のタイミングマージンが
小さいために、各シフトレジスタ５０間のデータ伝送の
確実性が阻害されるという問題があった。

【００４１】パラレルシリアル変換を行う場合のクロ
ックCLおよび反転クロックバーCLの制御が複雑である。
すなわち、パラレルシリアル変換動作モードに入るため
には、前記したように、クロックCLがＬレベル（反転ク
ロックバーCLがＨレベル）の状態において、Ｌレベルの
ラッチイネーブル信号バーLEが印加される必要がある。
これは、Ｌレベルのラッチイネーブル信号バーLEが印加
されたときにクロックCLがＨレベル（反転クロックバー
CLがＬレベル）であると、データBit1，Bit2以外のデー
タがＲＳＤFF５５ｂから出力されることがあるためであ
る。

【００４２】つまり、Ｌレベルのラッチイネーブル信号
バーLEが印加されたときにクロックCLがＨレベル（図６
に示すＡ）であると、ラッチイネーブル信号バーLEがＨ
レベルになったときにクロックCLがＨレベルである期間
（図６に示すＢ）が生じる。この期間Ｂにおいて、ＲＳ
ＤFF５５ｂはＤラッチとして機能し、Ｄラッチ５６ｂか
らの出力信号をラッチして出力することになる。そのた
め、期間ＢにおいてＲＳＤFF５５ｂから出力されるの
は、データBit2ではなくＤラッチ５６ｂからの出力信号
になってしまう。従って、パラレルシリアル変換動作モ
ードに入る以前にＤラッチ５６ｂに何らかのデータがラ
ッチされていた場合、データBit1，Bit2以外のデータが
ＲＳＤFF５５ｂから出力されることになる。

【００４３】それを防止するためには、クロックCLがＬ
レベル（反転クロックバーCLがＨレベル）の状態におい
て、Ｌレベルのラッチイネーブル信号バーLEが印加され
なければならないわけである。

【００４４】しかしながら、Ｌレベルのラッチイネーブ
ル信号バーLEが印加されたときにクロックCLをＬレベル
（反転クロックバーCLがＨレベル）にするとなると、ク
ロックCLおよび反転クロックバーCLの制御が複雑にな
る。その結果、クロックCLおよび反転クロックバーCLを
生成・制御するＣＰＵの負担が大きくなるという問題が
あった。

【００４５】ところで、上記の問題点については、ク
ロックCLおよび反転クロックバーCLに対するシリアル出
力のタイミングを、シフトレジスタ５０におけるそれよ
りも半周期分だけ遅らせれば解決することができる。す
なわち、シフトレジスタ５０において、クロックCLおよ
び反転クロックバーCLに対してシリアル出力が現状より
半周期分だけ遅れて出力されるようにするわけである。
そのようにすれば、カスケード接続した前段と次段の各
シフトレジスタ５０の接続のタイミングマージンを、ク
ロックCLおよび反転クロックバーCLの半周期分だけ確実
にとることができる。

【００４６】図７は、それを具体化した２ビット・シリ
アルパラレル入力シリアル出力形シフトレジスタ７０の
回路図である。尚、シフトレジスタ７０において、図５
に示したシフトレジスタ５０と同じ部材については符号
を等しくしてある。

【００４７】図５および図７に示すように、シフトレジ
スタ７０は、シフトレジスタ５０のシリアル出力をＤラ
ッチ７１および２つのインバータ５７を介して出力する
ようにしただけである。

【００４８】すなわち、Ｄラッチ７１のＤ入力端子は、
インバータ５７を介してＲＳＤFF５５ｂの出力端子Ｑに
接続されている。また、Ｄラッチ７１の出力端子Ｑは、
２つのインバータ５７を介してシフトレジスタ７０のシ
リアル出力端子５９に接続されている。さらに、Ｄラッ
チ７１のＬ能動クロック端子CXにはクロックCLが印加さ
れ、Ｈ能動クロック端子Ｃには反転クロックバーCLが印
加されている。尚、Ｄラッチ７１単体の動作は、各Ｄラ
ッチ５６ａ，５６ｂと全く同じである。

【００４９】そのため、Ｄラッチとして機能しているＲ
ＳＤFF５５ｂの動作とＤラッチ７１の動作とは、クロッ
クCLおよび反転クロックバーCLに対して半周期分だけず
れることになる。従って、シフトレジスタ７０のシリア
ル出力はシフトレジスタ５０のそれに比べて、クロック
CLおよび反転クロックバーCLに対し、Ｄラッチ７１を設
けた分だけ（すなわち、半周期分だけ）遅れることにな
る。

【００５０】図８は、シフトレジスタ７０のシリアル入
力シリアル出力動作およびパラレルシリアル変換動作を
示すタイムチャートである。図８と図６とを比べると、
図８においてはデータBit2がシリアル出力されている期
間が、図６に対してクロックCLおよび反転クロックバー
CLの半周期分だけ長くなっている。

【００５１】このように、シフトレジスタ７０において
は、Ｄラッチ７１を設けることにより、クロックCLおよ
び反転クロックバーCLに対するシリアル出力のタイミン
グを、シフトレジスタ５０のそれよりも半周期分だけ遅
らせている。その結果、シフトレジスタ７０をカスケー
ド接続した場合における接続のタイミングマージンが大
きくなり、各シフトレジスタ７０間のデータ伝送を確実
に行うことができる。

【００５２】尚、Ｄラッチ７１の出力端子Ｑとシフトレ
ジスタ７０のシリアル出力端子５９との間に２つのイン
バータ５７を接続してあるのは、シフトレジスタ７０の
シリアル出力の論理値をシフトレジスタ５０のそれと同
じにするためである。

【００５３】しかしながら、シフトレジスタ７０におい
ても上記の問題点を解決することはできない。すなわ
ち、シフトレジスタ７０においても、パラレルシリアル
変換動作モードに入るためには、クロックCLがＬレベル
（反転クロックバーCLがＨレベル）の状態において、Ｌ
レベルのラッチイネーブル信号バーLEが印加される必要
がある。そのため、クロックCLおよび反転クロックバー
CLの制御が複雑になり、クロックCLおよび反転クロック
バーCLを生成・制御するＣＰＵの負担が大きくなるとい
う問題があった。

【００５４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、クロックの制御を複雑
にすることなく、カスケード接続した場合でも確実なデ
ータ伝送を行うことが可能なシフトレジスタを提供する
ことにある。

【００５５】

【課題を解決するための手段】図１は本発明のシフトレ
ジスタ７の原理説明図である。マスタ・フリップフロッ
プ１は、クロックCLに同期して動作する。スレーブ・フ
リップフロップ２は、マスタ・フリップフロップ１に接
続されている。そして、スレーブ・フリップフロップ２
は、セット信号またはリセット信号が印加されていない
ときにはクロックCLに同期してマスタ・フリップフロッ
プ１の動作に対しクロックCLの半周期遅れで動作し、セ
ット信号またはリセット信号が印加されるとそれに基づ
いてセットまたはリセットされる。フリップフロップ３
は、マスタ・フリップフロップ１とスレーブ・フリップ
フロップ２とを含んで構成され、複数個直列に接続され
ている。そして、先頭のフリップフロップ３に入力され
たデータは、クロックCLに同期して各フリップフロップ
３をシフトしてシリアル出力される。

【００５６】パラレル入力バッファ４は、外部からのラ
ッチイネーブル信号バーLEが活性化すると、外部から入
力されたパラレルデータの各ビットBit1…BitN（N は２
以上の整数）に応じたセット信号またはリセット信号を
対応する各スレーブ・フリップフロップ２へ出力する。

【００５７】出力遅延用フリップフロップ６は、フリッ
プフロップ３の出力側に接続されている。制御回路５
は、ラッチイネーブル信号バーLEが不活性のときには出
力遅延用フリップフロップ６をマスタ・フリップフロッ
プ１に同期して動作させ、ラッチイネーブル信号バーLE
が活性のときには出力遅延用フリップフロップ６をクロ
ックCLと無関係に動作させる。

【００５８】

【作用】従って、ラッチイネーブル信号バーLEが不活性
のとき、パラレル入力バッファ４は、パラレルデータの
各ビットBit1…BitNに応じたセット信号またはリセット
信号を生成しない。そのため、スレーブ・フリップフロ
ップ２にはセット信号またはリセット信号が印加され
ず、スレーブ・フリップフロップ２はクロックCLに同期
して動作する。その結果、各フリップフロップ３は、ク
ロックCLに同期してシリアルデータをシリアル出力す
る。各フリップフロップ３から出力されるシリアルデー
タは、出力遅延制御用フリップフロップ６を介して出力
される。

【００５９】このとき、ラッチイネーブル信号バーLEが
不活性なため、制御回路５は、出力遅延用フリップフロ
ップ６をマスタ・フリップフロップ１に同期して動作さ
せる。

【００６０】その結果、各フリップフロップ３から出力
されるシリアルデータは、出力遅延制御用フリップフロ
ップ６により、クロックCLの半周期分だけ遅延されるこ
とになる。従って、シフトレジスタ７を複数個カスケー
ド接続し、各シフトレジスタ７を同じクロックCLに従っ
て動作させた場合でも、各シフトレジスタ７の接続のタ
イミングマージンを十分に確保することができる。その
ため、カスケード接続した各シフトレジスタ７間のデー
タ伝送を確実に行うことができる。

【００６１】また、ラッチイネーブル信号バーLEが活性
化すると、パラレル入力バッファ４は、クロックCLとは
非同期に、パラレルデータの各ビットBit1…BitNに応じ
たセット信号またはリセット信号を生成する。そのた
め、パラレルデータの各ビットBit1…BitNに対応する各
スレーブ・フリップフロップ２は、当該セット信号また
はリセット信号が印加されるとそれに基づいてセットま
たはリセットされる。そして、上記シリアルデータのシ
リアル出力の場合と同様に、クロックCLに同期してマス
タおよびスレーブ・フリップフロップ１，２が動作し、
シフトレジスタ７はパラレルデータの各ビットBit1…Bi
tNを順次シリアル出力する。

【００６２】このとき、ラッチイネーブル信号バーLEが
活性なため、制御回路５は、出力遅延用フリップフロッ
プ６をクロックCLと無関係に動作させる。その結果、シ
フトレジスタ４からシリアル出力されるパラレルデータ
の各ビットBit1…BitNが、出力遅延制御用フリップフロ
ップ６によって遅延されることはない。

【００６３】また、ラッチイネーブル信号バーLEが活性
から不活性に切り換わった時点で、スレーブ・フリップ
フロップ２がクロックCLに同期して動作したときには、
出力遅延制御用フリップフロップ６はマスタ・フリップ
フロップ１と同期して動作している。従って、ラッチイ
ネーブル信号バーLEが活性から不活性に切り換わった時
点で、スレーブ・フリップフロップ２から不要なデータ
が出力されたとしても、出力遅延制御用フリップフロッ
プ６からは引き続きパラレルデータの所定の各ビットBi
t1…BitNが出力されることになる。

【００６４】すなわち、ラッチイネーブル信号バーLEが
活性化すると、クロックCLの状態には関係なく、パラレ
ルデータのシリアル出力がなされる。つまり、パラレル
データをシリアル出力する際に、クロックCLを複雑に制
御する必要がない。

【００６５】そのため、シフトレジスタ７を複数個カス
ケード接続し、各シフトレジスタ７を同じクロックCLに
従って動作させた場合でも、各シフトレジスタ７間のデ
ータ伝送を簡単かつ確実に行うことができる。

【００６６】

【実施例】以下、本発明を具体化した一実施例を図２お
よび図３に従って説明する。尚、本実施例において、図
５に示した従来のシフトレジスタ５０と同じ構成につい
ては符号を等しくしてその詳細な説明を省略する。

【００６７】図２は、本実施例の２ビット・シリアルパ
ラレル入力シリアル出力形シフトレジスタ２０の回路図
である。Ｄラッチ２１のＤ入力端子は、インバータ５７
を介してＲＳＤFF５５ｂの出力端子Ｑに接続されてい
る。また、Ｄラッチ２１の出力端子Ｑは、２つのインバ
ータ５７を介してシフトレジスタ２０のシリアル出力端
子５９に接続されている。尚、Ｄラッチ２１単体の動作
は、各Ｄラッチ５６ａ，５６ｂと全く同じであるため説
明を省略する。

【００６８】ＮＡＮＤ回路２２には、ラッチイネーブル
信号バーLEとクロックCLとが入力されている。また、Ｎ
ＡＮＤ回路２２の出力信号は、Ｄラッチ２１のＨ能動ク
ロック端子Ｃに直接印加されると共に、インバータ５７
を介してＤラッチ２１のＬ能動クロック端子CXに印加さ
れている。

【００６９】従って、Ｄラッチ２１は、ラッチイネーブ
ル信号バーLEがＨレベルの場合、クロックCLがＬレベル
で反転クロックバーCLがＨレベルのときにＤ入力端子に
印加された入力信号をラッチしてそのまま出力端子Ｑか
ら出力する。また、Ｄラッチ２１は、Ｌレベルのラッチ
イネーブル信号バーLEが印加されると、クロックCLおよ
び反転クロックバーCLに関係なく、Ｄ入力端子に印加さ
れた入力信号をラッチしてそのまま出力端子Ｑから出力
する。

【００７０】次に、シフトレジスタ２０のシリアル入力
シリアル出力動作を、図３に示すタイムチャートに従っ
て説明する。外部からのシリアルデータＳ３〜Ｓ１がシ
リアル入力端子５８に順次入力される。このとき、ラッ
チイネーブル信号バーLEはＨレベルであるとする。

【００７１】すると、各入力バッファ５３ａ，５３ｂは
それぞれ、各ＲＳＤFF５５ａ，５５ｂのＳ入力端子へＬ
レベル、RX入力端子へＨレベルの出力信号を出力する。
そのため、各ＲＳＤFF５５ａ，５５ｂはＤラッチとして
機能する。

【００７２】このとき、ＮＡＮＤ回路２２の出力信号
は、クロックCLのレベルを反転したものになる。そのた
め、Ｄラッチ２１は、各Ｄラッチ５６ａ，５６ｂと全く
同じ動作を行う。

【００７３】従って、クロックCLおよび反転クロックバ
ーCLが印加されると、各Ｄラッチ５６ａ，５６ｂ，２１
は、クロックCLがＬレベルで反転クロックバーCLがＨレ
ベルのときにＤ入力端子に印加されたシリアルデータＳ
３〜Ｓ１をラッチして出力端子Ｑから出力する。一方、
各ＲＳＤFF５５ａ，５５ｂは、クロックCLがＨレベルで
反転クロックバーCLがＬレベルのときにＤ入力端子に印
加されたシリアルデータＳ３〜Ｓ１をラッチして出力端
子Ｑから出力する。

【００７４】そのため、シリアルデータＳ３〜Ｓ１は、
クロックCLおよび反転クロックバーCLのレベルが反転す
る度に、Ｄラッチ５６ａ→ＲＳＤFF５５ａ→Ｄラッチ５
６ｂ→ＲＳＤFF５５ｂ→Ｄラッチ２１へと移動（シフ
ト）していく。そして、シリアルデータＳ３〜Ｓ１は、
シリアル出力端子５９から順次出力される。

【００７５】ここで、Ｄラッチ２１の動作についてみる
と、図７に示した従来のシフトレジスタ７０のＤラッチ
７１の動作と全く同じになっている。すなわち、シフト
レジスタ２０のシリアル入力シリアル出力動作は、シフ
トレジスタ７０のそれと全く同じである。従って、シフ
トレジスタ２０においてもシフトレジスタ７０と同様
に、クロックCLおよび反転クロックバーCLに対するシリ
アル出力のタイミングは、シフトレジスタ５０のそれよ
りも半周期分だけ遅れることになる。その結果、各シフ
トレジスタ２０をカスケード接続した場合における接続
のタイミングマージンが大きくなり、各シフトレジスタ
２０間のデータ伝送を確実に行うことができる。

【００７６】次に、シフトレジスタ５０のパラレルシリ
アル変換動作を、シリアル入力シリアル出力動作と同様
に、図３に示すタイムチャートに従って説明する。Ｌレ
ベルのラッチイネーブル信号バーLEが印加されると、ク
ロックCLおよび反転クロックバーCLのレベルに関係な
く、パラレルシリアル変換動作モードになる。そして、
外部からの各データBit1，Bit2が各入力端子６３，６４
に入力される。

【００７７】すると、各入力バッファ５３ａ，５３ｂは
それぞれ、各データBit1，Bit2のレベルに対応した出力
信号を生成して各ＲＳＤFF５５ａ，５５ｂへ出力する。
そのため、各ＲＳＤFF５５ａ，５５ｂは、クロックCLお
よび反転クロックバーCLには関係なく、各データBit1，
Bit2のレベルに応じてセットまたはリセットされる。そ
して、各ＲＳＤFF５５ａ，５５ｂはそれぞれ、各出力端
子Ｑから各データBit1，Bit2に対応したレベルの信号
（すなわち、各データBit1，Bit2）を出力する。

【００７８】すなわち、パラレルシリアル変換動作モー
ドにおいては、クロックCLおよび反転クロックバーCLに
対して非同期にパラレル入力が行われると共に、シリア
ル入力シリアル出力動作に優先してパラレルシリアル変
換動作が行われる。

【００７９】このとき、ＮＡＮＤ回路２２の出力信号
は、ラッチイネーブル信号バーLEがＬレベルであるた
め、クロックCLのレベルに関係なくＨレベルになる。そ
のため、Ｄラッチ２１は、クロックCLに関係なく、Ｄ入
力端子に印加された入力信号をラッチしてそのまま出力
端子Ｑから出力する。

【００８０】従って、ＲＳＤFF５５ｂから出力されたデ
ータBit2は、Ｄラッチ２１にラッチされると共に、Ｄラ
ッチ２１の出力端子Ｑから各インバータ５７を介してシ
リアル出力端子５９から出力される。

【００８１】一方、ＲＳＤFF５５ａから出力されたデー
タBit1は、Ｄラッチ５６ｂに入力される。そして、クロ
ックCLがＬレベル（反転クロックバーCLがＨレベル）に
なると、Ｄラッチ５６ｂは入力したデータBit1をラッチ
して出力端子Ｑから出力する。

【００８２】続いて、ラッチイネーブル信号バーLEがＨ
レベルになると、ＲＳＤFF５５ｂはＤラッチとして機能
する。そして、クロックCLがＨレベル（反転クロックバ
ーCLがＬレベル）になると、Ｄラッチ５６ｂから出力さ
れたデータBit1をラッチして出力端子Ｑから出力する。

【００８３】その後、クロックCLがＬレベル（反転クロ
ックバーCLがＨレベル）になると、Ｄラッチ２１は入力
したデータBit1をラッチして出力端子Ｑから出力する。
すなわち、データBit1はシリアル出力端子５９から出力
される。

【００８４】このようにして、各データBit1，Bit2は、
シリアル出力端子５９から順次出力される。図３に示す
タイムチャートでは、各データBit1，Bit2の入力に加え
てシリアルデータＳ３〜Ｓ１も入力している。そのた
め、シリアル出力端子５９からは、データBit1，Bit2に
引き続いてシリアルデータＳ３〜Ｓ１が順次出力され
る。

【００８５】このように、シフトレジスタ２０において
は、ＲＳＤFF５５ｂから出力されたデータBit2を一旦、
Ｄラッチ２１にラッチさせている。ところで、ラッチイ
ネーブル信号バーLEがＨレベルになったときにクロック
CLがＨレベルである期間（図３に示すＢ）において、Ｒ
ＳＤFF５５ｂはＤラッチとして機能し、Ｄラッチ５６ｂ
からの出力信号をラッチして出力する。そのため、期間
ＢにおいてＲＳＤFF５５ｂから出力されるのはデータBi
t2ではなく、Ｄラッチ５６ｂからの出力信号になる。従
って、パラレルシリアル変換動作モードに入る以前にＤ
ラッチ５６ｂに何らかのデータがラッチされていた場
合、データBit1，Bit2以外のデータがＲＳＤFF５５ｂか
ら出力されることになる。

【００８６】しかしながら、期間ＢにおいてＤラッチ２
１から出力されるのは、そのときにＲＳＤFF５５ｂから
出力されているデータ（すなわち、前記Ｄラッチ５６ｂ
からの出力信号）ではなく、それ以前にラッチしていた
データBit2である。従って、データBit1，Bit2以外のデ
ータがＲＳＤFF５５ｂから出力されたとしても、シリア
ル出力端子５９から出力されるのは、正しくデータBit2
になる。尚、ラッチイネーブル信号バーLEがＨレベルに
なったときにクロックCLがＬレベルであった場合（すな
わち、クロックCLがＬレベル〔反転クロックバーCLがＨ
レベル〕の状態において、Ｌレベルのラッチイネーブル
信号バーLEが印加された場合）、シフトレジスタ２０は
シフトレジスタ７０と同様に動作する。

【００８７】このように、シフトレジスタ２０において
は、Ｄラッチ２１を設けたことにより、Ｌレベルのラッ
チイネーブル信号バーLEが印加されると、クロックCLお
よび反転クロックバーCLに関係なく、パラレルシリアル
変換動作を行うことができる。従って、シフトレジスタ
２０では、シフトレジスタ５０，７０のようにクロック
CLおよび反転クロックバーCLを複雑に制御する必要がな
い。その結果、クロックCLおよび反転クロックバーCLを
生成・制御するＣＰＵの負担を小さくすることができ
る。

【００８８】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。１）シリアルパラレル入力シリアル出力形シフトレジス
タではなく、シリアルパラレル入力シリアルパラレル出
力形シフトレジスタに具体化する。

【００８９】図４は、２ビット・シリアルパラレル入力
シリアルパラレル出力形シフトレジスタ３０の回路図で
ある。尚、シフトレジスタ３０において、シフトレジス
タ２０と同じ部材については符号を等しくしてある。

【００９０】図２および図３に示すように、シフトレジ
スタ３０は、シフトレジスタ２０に同じ構成のパラレル
出力バッファ３１ａ，３１ｂを加えた構成になってい
る。パラレル出力バッファ３１ａはＤFF５１の出力側に
接続され、パラレル出力バッファ３１ｂはＤFF５２の出
力側に接続されている。各パラレル出力バッファ３１
ａ，３１ｂは、インバータ５７とＤラッチ３２とＮＡＮ
Ｄ回路３３とＮＯＲ回路３４とＰＭＯＳトランジスタ３
５とＮＭＯＳトランジスタ３６とパラレル出力端子３７
とストローブ信号入力端子３８とアウトプットイネーブ
ル信号入力端子３９とから構成されている。そして、各
パラレル出力バッファ３１ａ，３１ｂは、ストローブ信
号入力端子３８にストローブ信号STが印加されると共
に、アウトプットイネーブル信号入力端子３９にアウト
プットイネーブル信号バーOEが印加されると、シリアル
入力またはパラレル入力されたデータをパラレル出力す
るようになっている。尚、各パラレル出力バッファ３１
ａ，３１ｂの構成および動作は公知なものであるため詳
細な説明については省略する。

【００９１】２）Ｄラッチ５６ａ，５６ｂ，２１および
ＲＳＤFF５５ａ，５５ｂを、ＲＳフリップフロップやＪ
Ｋフリップフロップ、Ｔフリップフロップ等の他の同期
化形式のフリップフロップに置き換える。

【００９２】３）２相クロック（CL, バーCL）を１つの
クロックに置き換える。

【００９３】

【発明の効果】以上詳述したように本発明によれば、ク
ロックの制御を複雑にすることなく、カスケード接続し
た場合でも確実なデータ伝送を行うことが可能なシフト
レジスタを提供することができるという優れた効果があ
る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明を具体化した一実施例の２ビット・シリ
アルパラレル入力シリアル出力形シフトレジスタの回路
図である。

【図３】図２に示すシフトレジスタ２０の動作を説明す
るためのタイムチャートである。

【図４】本発明を具体化した一実施例の２ビット・シリ
アルパラレル入力シリアルパラレル出力形シフトレジス
タの回路図である。

【図５】従来例の２ビット・シリアルパラレル入力シリ
アル出力形シフトレジスタの回路図である。

【図６】図５に示すシフトレジスタ５０の動作を説明す
るためのタイムチャートである。

【図７】別の従来例の２ビット・シリアルパラレル入力
シリアル出力形シフトレジスタの回路図である。

【図８】図７に示すシフトレジスタ７０の動作を説明す
るためのタイムチャートである。

【符号の説明】

CL クロック１マスタ・フリップフロップ２スレーブ・フリップフロップ３フリップフロップ Bit1…BitN パラレルデータの各ビットのデータバーLE ラッチイネーブル信号４パラレル入力バッファ５制御回路６遅延回路 ST ストローブ信号バーOE アウトプットイネーブル信号３１ａ，３１ｂパラレル出力バッファ

Claims

【特許請求の範囲】

【請求項１】クロック（CL）に同期して動作するマス
タ・フリップフロップ（１）と、マスタ・フリップフロ
ップ（１）に接続されてセット信号またはリセット信号
が印加されていないときにはクロック（CL）に同期して
マスタ・フリップフロップ（１）の動作に対しクロック
（CL）の半周期遅れで動作し、セット信号またはリセッ
ト信号が印加されるとそれに基づいてセットまたはリセ
ットされるスレーブ・フリップフロップ（２）とを含ん
で構成され、直列に接続された複数のフリップフロップ
（３）と、外部からのラッチイネーブル信号（バーLE）が活性化す
ると、外部から入力されたパラレルデータの各ビット
（Bit1…BitN〔N は２以上の整数〕）に応じたセット信
号またはリセット信号を対応する各スレーブ・フリップ
フロップ（２）へ出力するパラレル入力バッファ（４）
と、フリップフロップ（３）の出力側に接続された出力遅延
用フリップフロップ（６）と、ラッチイネーブル信号（バーLE）が不活性のときには出
力遅延用フリップフロップ（６）をマスタ・フリップフ
ロップ（１）に同期して動作させ、ラッチイネーブル信
号（バーLE）が活性のときには出力遅延用フリップフロ
ップ（６）をクロック（CL）と無関係に動作させるため
の制御回路（５）とを備え、クロック（CL）の同期して
データをシフトしてシリアル出力することを特徴とする
シフトレジスタ。
【請求項２】請求項１記載のシフトレジスタにおい
て、各フリップフロップ（３）毎に設けられ、外部から
の制御信号（ST, バーOE）に従って、各フリップフロッ
プ（３）の出力を保持して出力するパラレル出力バッフ
ァ（３１ａ，３１ｂ）を備えたことを特徴とするシフト
レジスタ。