JPH03250328A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH03250328A JPH03250328A JP2047861A JP4786190A JPH03250328A JP H03250328 A JPH03250328 A JP H03250328A JP 2047861 A JP2047861 A JP 2047861A JP 4786190 A JP4786190 A JP 4786190A JP H03250328 A JPH03250328 A JP H03250328A
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- JP
- Japan
- Prior art keywords
- processor
- clock
- register
- clock signal
- bus
- Prior art date
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ファームウェア命令により動作するブロセ、
ツサを備えた情報処理装置に関し、特にプロセッサのク
ロック周波数を切り換えることにより動作速度を向上さ
せた情報処理装置に関するものである。
ツサを備えた情報処理装置に関し、特にプロセッサのク
ロック周波数を切り換えることにより動作速度を向上さ
せた情報処理装置に関するものである。
従来、この種の情報処理装置では、プロセッサに与える
クロックの周期はプロセッサの最大遅延時間より長く設
定しなければならない。すなわちプロセッサに与えるク
ロックの周波数は、プロセッサのクリティカルバスによ
りその上限値が決定される。
クロックの周期はプロセッサの最大遅延時間より長く設
定しなければならない。すなわちプロセッサに与えるク
ロックの周波数は、プロセッサのクリティカルバスによ
りその上限値が決定される。
したがって、プロセッサのバスの中に、一つでも他のバ
スに比べ突出して遅いものがある場合には、それがクリ
ティカルバスとなり、他のバスがいくら速くてもプロセ
ッサの動作速度は大幅に低下することになる。
スに比べ突出して遅いものがある場合には、それがクリ
ティカルバスとなり、他のバスがいくら速くてもプロセ
ッサの動作速度は大幅に低下することになる。
本発明の目的は、このような欠点を除去し、プロセッサ
のバスの中に突出して遅いバスがあってもプロセッサの
動作速度が大きく低下することのない情報処理装置を提
供することにある。
のバスの中に突出して遅いバスがあってもプロセッサの
動作速度が大きく低下することのない情報処理装置を提
供することにある。
本発明は、ファームウェア命令により動作するプロセッ
サを備えた情報処理装置において、前記ファームウェア
命令を格納する制御記憶部と、 たがいに周波数の異なるクロック信号を出力する二つの
クロックと、 これらクロックが出力する前記クロック信号のいずれを
選択するかを示す情報が前記プロセッサにより格納され
るレジスタと、 このレジスタに格納された前記情報により前記クロック
が出力する前記クロック信号のいずれかを選択して前記
プロセッサに出力するセレクタとを備えたことを特徴と
する。
サを備えた情報処理装置において、前記ファームウェア
命令を格納する制御記憶部と、 たがいに周波数の異なるクロック信号を出力する二つの
クロックと、 これらクロックが出力する前記クロック信号のいずれを
選択するかを示す情報が前記プロセッサにより格納され
るレジスタと、 このレジスタに格納された前記情報により前記クロック
が出力する前記クロック信号のいずれかを選択して前記
プロセッサに出力するセレクタとを備えたことを特徴と
する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明による情報処理装置の一実施例を示すブ
ロック図である。この情報処理装置は、ファームウェア
命令により動作するプロセッサ１と、ファームウェア命
令を格納する制御記憶部２と、たがいに周波数の異なる
クロック信号を出力する二つのクロック３，４と、これ
らクロック３４が出力するクロック信号のいずれを選択
するかを示す情報がプロセッサ１により格納されるレジ
スタ５と、このレジスタ５に格納された情報によりクロ
ック３．４が出力するクロック信号のいずれかを選択し
てプロセッサ１に出力するセレクタ６とを備えている。
ロック図である。この情報処理装置は、ファームウェア
命令により動作するプロセッサ１と、ファームウェア命
令を格納する制御記憶部２と、たがいに周波数の異なる
クロック信号を出力する二つのクロック３，４と、これ
らクロック３４が出力するクロック信号のいずれを選択
するかを示す情報がプロセッサ１により格納されるレジ
スタ５と、このレジスタ５に格納された情報によりクロ
ック３．４が出力するクロック信号のいずれかを選択し
てプロセッサ１に出力するセレクタ６とを備えている。
次に第２図に示すタイムチャートを用いて動作を説明す
る。なお、上述したクロック３が出力するクロック信号
の周波数は、ここではクロック４が出力するクロック信
号の周波数の２倍であるとする。また、クロック４が出
力するクロック信号の周期は、プロセッサ１のクリティ
カルバスの遅延時間より長く設定され、クロック３が出
力するクロック信号の周期はプロセッサｌのクリティカ
ルバスの遅延時間より短く、クリティカルバス以外のバ
スの遅延時間より長く設定されている。
る。なお、上述したクロック３が出力するクロック信号
の周波数は、ここではクロック４が出力するクロック信
号の周波数の２倍であるとする。また、クロック４が出
力するクロック信号の周期は、プロセッサ１のクリティ
カルバスの遅延時間より長く設定され、クロック３が出
力するクロック信号の周期はプロセッサｌのクリティカ
ルバスの遅延時間より短く、クリティカルバス以外のバ
スの遅延時間より長く設定されている。
レジスタ５には初期値および通常の状態値としてクロッ
ク３からのクロック信号を選択するための情報が格納さ
れており、装置の初期状態および通常状態では、セレク
タ６はクロック３からのクロック信号Ａをクロックバス
１３を通じて選択し、バス１５に、よりプロセッサｌに
与えている。プロセッサ１はこのクロック信号Ａにより
動作する。すなわち、ファームウェアアドレスバス８を
通じて制御記憶部２にアドレスを出力し、制御記憶部２
に格納されたファームウェア命令をファームウェア命令
バス９を通じて受は取り、受は取ったファームウェア命
令を実行する。
ク３からのクロック信号を選択するための情報が格納さ
れており、装置の初期状態および通常状態では、セレク
タ６はクロック３からのクロック信号Ａをクロックバス
１３を通じて選択し、バス１５に、よりプロセッサｌに
与えている。プロセッサ１はこのクロック信号Ａにより
動作する。すなわち、ファームウェアアドレスバス８を
通じて制御記憶部２にアドレスを出力し、制御記憶部２
に格納されたファームウェア命令をファームウェア命令
バス９を通じて受は取り、受は取ったファームウェア命
令を実行する。
ここでプロセッサ１がそのクリティカルバスを使用する
ようなファームウェア命令を受は取り、それを実行しよ
うとする場合には、プロセッサ１はまずクロック信号の
切換を行う。すなわちプロセッサ１はクロック信号を切
り換えるためのファームウェア命令を先行させ、レジス
タ５にクロック４からのクロック信号Ｂを選択するため
の情報をデータバス１０、データバス７ならびにデータ
バス１１を通して書き込む。このレジスタ５への情報の
書き込みを、第２図に示すように、クロック４に同期し
た時点して行ったとすると、やや遅れてレジスタ５の内
容が変化し、セレクタ６はその内容をデータバス１２を
通じて受は取り、クロック４の出力をクロックバス１４
を通じて選択するので、セレクタ６の出力は（ａ）のよ
うに変化する。したがってプロセッサ１にはバス１５を
通じてクロック信号Ｂが与えられ、その動作速度が低下
してクリティカルバスの動作が問題なく実行される。
ようなファームウェア命令を受は取り、それを実行しよ
うとする場合には、プロセッサ１はまずクロック信号の
切換を行う。すなわちプロセッサ１はクロック信号を切
り換えるためのファームウェア命令を先行させ、レジス
タ５にクロック４からのクロック信号Ｂを選択するため
の情報をデータバス１０、データバス７ならびにデータ
バス１１を通して書き込む。このレジスタ５への情報の
書き込みを、第２図に示すように、クロック４に同期し
た時点して行ったとすると、やや遅れてレジスタ５の内
容が変化し、セレクタ６はその内容をデータバス１２を
通じて受は取り、クロック４の出力をクロックバス１４
を通じて選択するので、セレクタ６の出力は（ａ）のよ
うに変化する。したがってプロセッサ１にはバス１５を
通じてクロック信号Ｂが与えられ、その動作速度が低下
してクリティカルバスの動作が問題なく実行される。
クリティカルバスを使用するファームウェア命令の実行
を終了すると、クロック信号を切り換えるためプロセッ
サ１はレジスタ５にクロック３からのクロック信号Ａを
選択するための情報を書き込む。その結果セレクタ６の
出力は第２図Φ）のように変化し、プロセッサ１の動作
速度は再び速くなる。
を終了すると、クロック信号を切り換えるためプロセッ
サ１はレジスタ５にクロック３からのクロック信号Ａを
選択するための情報を書き込む。その結果セレクタ６の
出力は第２図Φ）のように変化し、プロセッサ１の動作
速度は再び速くなる。
このように本発明の情報処理装置では、通常のファーム
ウェア命令を実行する場合には、高い周波数のクロック
信号がプロセッサに与えられ、りリティカルバスを使用
するファームウェア命令を実行する場合には、低い周波
数のクロック信号がプロセッサに与えられるので、プロ
セッサの動作速度が低下するのはクリティカルバスのフ
ァームウェア命令を実行するときのみとなり、全体とし
て動作速度が向上する。
ウェア命令を実行する場合には、高い周波数のクロック
信号がプロセッサに与えられ、りリティカルバスを使用
するファームウェア命令を実行する場合には、低い周波
数のクロック信号がプロセッサに与えられるので、プロ
セッサの動作速度が低下するのはクリティカルバスのフ
ァームウェア命令を実行するときのみとなり、全体とし
て動作速度が向上する。
以上説明したように本発明は、ファームウェア命令によ
り動作するプロセッサを備えた情報処理装置において、
ファームウェア命令を格納する制御記憶部と、たがいに
周波数の異なるクロック信号を出力する二つのクロック
と、これらクロックが出力するクロック信号のいずれを
選択するかを示す情報がプロセッサにより格納されるレ
ジスタと、このレジスタに格納された情報によりクロッ
クが出力するクロック信号のいずれかを選択してプロセ
ッサに出力するセレクタとを備えている。
り動作するプロセッサを備えた情報処理装置において、
ファームウェア命令を格納する制御記憶部と、たがいに
周波数の異なるクロック信号を出力する二つのクロック
と、これらクロックが出力するクロック信号のいずれを
選択するかを示す情報がプロセッサにより格納されるレ
ジスタと、このレジスタに格納された情報によりクロッ
クが出力するクロック信号のいずれかを選択してプロセ
ッサに出力するセレクタとを備えている。
したがって本発明の情報処理装置では、通常のファーム
ウェア命令を実行する場合には、高い周波数のクロック
信号をプロセンサに与え、クリティカルバスを使用する
ファームウェア命令を実行する場合には、低い周波数の
クロック信号をプロセッサに与えることができ、プロセ
ッサの動作速度の低下をクリティカルバスのファームウ
ェア命令を実行する場合のみとして、全体の動作速度を
向上させることができる。
ウェア命令を実行する場合には、高い周波数のクロック
信号をプロセンサに与え、クリティカルバスを使用する
ファームウェア命令を実行する場合には、低い周波数の
クロック信号をプロセッサに与えることができ、プロセ
ッサの動作速度の低下をクリティカルバスのファームウ
ェア命令を実行する場合のみとして、全体の動作速度を
向上させることができる。
第１図は本発明による情報処理装置の一実施例を示すブ
ロック図、 第２図は第１図の情報処理装置の動作を説明するための
フローチャートである。 工・・・・・プロセッサ ２・・・・・制御記憶部 ３．４・・・クロック ５・・・・・レジスタ ６・・・・・セレクタ ７・・・・・データバス ８・・・・・アドレスバス ９・・・・・ファームウェア命令バス １０、 ＩＬ １２・・・データバス １３゜ １４・ ・クロックバス
ロック図、 第２図は第１図の情報処理装置の動作を説明するための
フローチャートである。 工・・・・・プロセッサ ２・・・・・制御記憶部 ３．４・・・クロック ５・・・・・レジスタ ６・・・・・セレクタ ７・・・・・データバス ８・・・・・アドレスバス ９・・・・・ファームウェア命令バス １０、 ＩＬ １２・・・データバス １３゜ １４・ ・クロックバス
Claims (1)
- （１）ファームウェア命令により動作するプロセッサを
備えた情報処理装置において、 前記ファームウェア命令を格納する制御記憶部と、 たがいに周波数の異なるクロック信号を出力する二つの
クロックと、 これらクロックが出力する前記クロック信号のいずれを
選択するかを示す情報が前記プロセッサにより格納され
るレジスタと、 このレジスタに格納された前記情報により前記クロック
が出力する前記クロック信号のいずれかを選択して前記
プロセッサに出力するセレクタとを備えたことを特徴と
する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047861A JPH03250328A (ja) | 1990-02-28 | 1990-02-28 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047861A JPH03250328A (ja) | 1990-02-28 | 1990-02-28 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250328A true JPH03250328A (ja) | 1991-11-08 |
Family
ID=12787153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2047861A Pending JPH03250328A (ja) | 1990-02-28 | 1990-02-28 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250328A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009048264A (ja) * | 2007-08-14 | 2009-03-05 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2018112861A (ja) * | 2017-01-11 | 2018-07-19 | キヤノン株式会社 | 乱数生成装置、集積回路 |
-
1990
- 1990-02-28 JP JP2047861A patent/JPH03250328A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009048264A (ja) * | 2007-08-14 | 2009-03-05 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2018112861A (ja) * | 2017-01-11 | 2018-07-19 | キヤノン株式会社 | 乱数生成装置、集積回路 |
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