JPS6175436A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPS6175436A JPS6175436A JP19684384A JP19684384A JPS6175436A JP S6175436 A JPS6175436 A JP S6175436A JP 19684384 A JP19684384 A JP 19684384A JP 19684384 A JP19684384 A JP 19684384A JP S6175436 A JPS6175436 A JP S6175436A
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- Japan
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- interrupt
- control circuit
- interruption
- circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、情報処理装置に内蔵されるマイクロプログラ
ム制御装置に関する。
ム制御装置に関する。
［、発明の技術的前頭］
従来から、情報処理装置においては、命令の実行と関係
（同期）して発生する割込処理と、命令の実行と関係な
く（非同期に）発生する割込処理とがある。前者の割込
処理には、命令を実行する前段階で発生する命令のパリ
ティエラー、オーバーアドレス割込み（実装されている
主記憶装置より大きいアドレスの内容を実行しようとす
る時に発生する）等や、命令の実行中あるいは実行後に
発生する演算オーバーフロー割込み、スタック命令エラ
ー（スタック領域外へ動作が及んだ時に発生するエラー
）割込み等があり、後者の割込み処理には、チャネルや
タイマからの割込みがある。
（同期）して発生する割込処理と、命令の実行と関係な
く（非同期に）発生する割込処理とがある。前者の割込
処理には、命令を実行する前段階で発生する命令のパリ
ティエラー、オーバーアドレス割込み（実装されている
主記憶装置より大きいアドレスの内容を実行しようとす
る時に発生する）等や、命令の実行中あるいは実行後に
発生する演算オーバーフロー割込み、スタック命令エラ
ー（スタック領域外へ動作が及んだ時に発生するエラー
）割込み等があり、後者の割込み処理には、チャネルや
タイマからの割込みがある。
第２図は従来のマイクロプログラム制御装置の一例を示
したブロック図である。命令レジスタ１は、図示されな
い主記憶装置よりフェッチされた命令１００がセットさ
れ、命令の一部であるＯＰコード２００が命令デコード
用ＲＯＭ ２にアドレスとして与えられる。また、命令
レジスタ１の命令１００を割込検出回路３に出力する。
したブロック図である。命令レジスタ１は、図示されな
い主記憶装置よりフェッチされた命令１００がセットさ
れ、命令の一部であるＯＰコード２００が命令デコード
用ＲＯＭ ２にアドレスとして与えられる。また、命令
レジスタ１の命令１００を割込検出回路３に出力する。
命令デコード用ＲＯＨ２からはＯＰコード２００によっ
てマイクロプログラム開始アドレスが読み出され、マル
チプレクサ４に出力される。割込検出回路３は命令レジ
スタ１の内容（命令１００）から、割込み要因となるエ
ラー検出や、デパックに用いられるアドレスマツチ機能
等の割込み要因の検出を行なう回路で、割込制御回路５
に割込み要求信号４００を出力する。割込制御回路５は
各種の割込み要因に対して優先度の決定や割込み情報の
保持を行ない、マイクロプログラムの割込処理開始アド
レスを生成するもので。
てマイクロプログラム開始アドレスが読み出され、マル
チプレクサ４に出力される。割込検出回路３は命令レジ
スタ１の内容（命令１００）から、割込み要因となるエ
ラー検出や、デパックに用いられるアドレスマツチ機能
等の割込み要因の検出を行なう回路で、割込制御回路５
に割込み要求信号４００を出力する。割込制御回路５は
各種の割込み要因に対して優先度の決定や割込み情報の
保持を行ない、マイクロプログラムの割込処理開始アド
レスを生成するもので。
命令の実行と非同期に発生する割込要因信号５００を入
力し、マイクロプログラムの割込処理開始アドレス６０
０をマルチプレクサ４に出力する。なお、割込処理開始
アドレス６００には、それぞれの割込み要因に対応する
開始アドレスが割り当てられている。更に、割込制御回
路５は、割込みのあることを示す切換信号７００をマル
チプレクサ４に出力する。マルチプレクサ４はアドレス
３００、又は６００のどららかを信号７００によって選
択し、マルチプレクサ６に出力する。マルチプレクサ６
は、１つの命令を終了する毎にマルチプレクサ４のアド
レスを選択し、マイクロプログラムにおける数ステップ
を要する命令を実行する時は、アドレス制御回路１から
出力されるアドレス８００を選択する。マルチプレクサ
６によって選択アドレスはドライバ８を介して制御記憶
回路９に出力される。
力し、マイクロプログラムの割込処理開始アドレス６０
０をマルチプレクサ４に出力する。なお、割込処理開始
アドレス６００には、それぞれの割込み要因に対応する
開始アドレスが割り当てられている。更に、割込制御回
路５は、割込みのあることを示す切換信号７００をマル
チプレクサ４に出力する。マルチプレクサ４はアドレス
３００、又は６００のどららかを信号７００によって選
択し、マルチプレクサ６に出力する。マルチプレクサ６
は、１つの命令を終了する毎にマルチプレクサ４のアド
レスを選択し、マイクロプログラムにおける数ステップ
を要する命令を実行する時は、アドレス制御回路１から
出力されるアドレス８００を選択する。マルチプレクサ
６によって選択アドレスはドライバ８を介して制御記憶
回路９に出力される。
制御記憶回路９はマイクロプログラムを記憶しておぎ、
マルチプレクサ６がら出力されるアドレスに対応する番
地からマイクロ命令が読み出され、レジスタ（ＣＤＲ：
コントロールデイタレジスタ）１Ｇにセットされる。レ
ジスタ１Ｇに保持されたデータの一部であるマイクロプ
ログラム９００のアドレス制御フィールドの内容１００
０はアドレス制御回路７に出力される。
マルチプレクサ６がら出力されるアドレスに対応する番
地からマイクロ命令が読み出され、レジスタ（ＣＤＲ：
コントロールデイタレジスタ）１Ｇにセットされる。レ
ジスタ１Ｇに保持されたデータの一部であるマイクロプ
ログラム９００のアドレス制御フィールドの内容１００
０はアドレス制御回路７に出力される。
［背景技術の問題点］
上記従来のマイクロプログラム制御装置では、割込制御
回路５に、命令に同期した割込要求信号４００と、命令
に非同期の割込要因信号５００とが入力され、命令実行
の前処理で判定される同期した割込み、例えば命令のパ
リティエラー等は、非同期の割込み、例えばチャネルや
タイマからの割込みと同様な扱い及び処理がなされてい
た。このため、割込制御回路５の構成が複雑になり回路
の信頼性が低下する欠点があり、また命令の前処理を行
なう部分との同期をとるために、同割込制御回路５に余
計なハードウェアが必要となる等の欠点があった。また
、パイプライン処理される装置の場合、例えば、命令デ
コード用ＲＯＨ２とマルチプレクサ４との間に２つのラ
ッチを入れ、マルチプレクサ４とマルチプレクサ６との
間に１つのラッチを入れて４つのステージに分割した場
合、割込制御回路５にも命令デコード用ＲＯＨ２とマル
チプレクサ４との間に入れた２個のラッチに対応してフ
ェーズを合わせる２個のラッチを設けなければならず、
装置を更に複雑にする欠点があった。
回路５に、命令に同期した割込要求信号４００と、命令
に非同期の割込要因信号５００とが入力され、命令実行
の前処理で判定される同期した割込み、例えば命令のパ
リティエラー等は、非同期の割込み、例えばチャネルや
タイマからの割込みと同様な扱い及び処理がなされてい
た。このため、割込制御回路５の構成が複雑になり回路
の信頼性が低下する欠点があり、また命令の前処理を行
なう部分との同期をとるために、同割込制御回路５に余
計なハードウェアが必要となる等の欠点があった。また
、パイプライン処理される装置の場合、例えば、命令デ
コード用ＲＯＨ２とマルチプレクサ４との間に２つのラ
ッチを入れ、マルチプレクサ４とマルチプレクサ６との
間に１つのラッチを入れて４つのステージに分割した場
合、割込制御回路５にも命令デコード用ＲＯＨ２とマル
チプレクサ４との間に入れた２個のラッチに対応してフ
ェーズを合わせる２個のラッチを設けなければならず、
装置を更に複雑にする欠点があった。
［発明の目的］
本発明の目的は、上記の欠点に鑑み、割込制御回路を簡
単化して、信頼性を向上させたマイクロプログラム制御
装置を提供することにある。
単化して、信頼性を向上させたマイクロプログラム制御
装置を提供することにある。
［発明の概要］
本発明は、主記憶装置よりフェッチされた命令に対応す
るマイクロプログラムを制御記憶回路より読み出すと共
に、前記命令に同期して発生する割込命令及び前記命令
に非同期に発生する割込命令に対応したマイクロプログ
ラムを前記制御記憶回路より随時読み出すマイクロプロ
グラム制御装置であって、前記命令に同期して発生する
割込命令を取り込んで、対応するマイクロプログラムの
割込処理開始アドレスを生成する第１の割込制御回路と
、前記命令に非同期に発生する割込命令を取り込んで、
対応するマイクロプログラムの割込処理開始アドレスを
生成する第２の割込制御回路とを設け、従来同期、非同
期の両割込命令を処理していた割込制御回路を上記の如
く別々の構成とすることにより、上記目的を達成するも
のである。
るマイクロプログラムを制御記憶回路より読み出すと共
に、前記命令に同期して発生する割込命令及び前記命令
に非同期に発生する割込命令に対応したマイクロプログ
ラムを前記制御記憶回路より随時読み出すマイクロプロ
グラム制御装置であって、前記命令に同期して発生する
割込命令を取り込んで、対応するマイクロプログラムの
割込処理開始アドレスを生成する第１の割込制御回路と
、前記命令に非同期に発生する割込命令を取り込んで、
対応するマイクロプログラムの割込処理開始アドレスを
生成する第２の割込制御回路とを設け、従来同期、非同
期の両割込命令を処理していた割込制御回路を上記の如
く別々の構成とすることにより、上記目的を達成するも
のである。
［９，明の実施例］
第１図は本発明のマイクロプログラム制御装置の一実施
例を示したブロック図である。以下本発明の一実施例を
従来例と同一部には同一符号を付して図面を参照しつつ
説明する。図示されない主記憶装置よりフェッチされた
命令１００は命令レジスタ（［Ｒ）１にセットされる。
例を示したブロック図である。以下本発明の一実施例を
従来例と同一部には同一符号を付して図面を参照しつつ
説明する。図示されない主記憶装置よりフェッチされた
命令１００は命令レジスタ（［Ｒ）１にセットされる。
命令レジスタ１にロードされた内容の一部であるＯＰコ
ード２００は、命令デコード用ＲＯ）ｌ ２に出力され
、命令レジスタ１の命令１００は割込検出回路３に出力
される。命令デコード用ＲＯＨ２からは、前記ＯＰコー
ド２００に対応したマイクロプログラムの開始アドレス
３００が読み出され、これがマルチプレクサ（ＭｔＪＸ
）１１に入力される。割込検出回路３は、命令１００の
内容に基づいて、必要がある時に割込み要求値＠４００
を同期割込制御回路（第１の割込制御回路）１２に出力
する。同期割込制御回路１２は割込要求信号４０Ｇに対
応したマイクロプログラム割込処理開始アドレス１１０
０をマルチプレクサ１１に出力すると共に、マルチプレ
クサ切換信号１２０（）をマルチプレクサ１１に出力す
る。マルチプレクサ１１は切換信号１２００に基づいて
アドレス３００又は１１０Ｇのどらかを選択して、これ
をマルチプレクサ４に出力する。
ード２００は、命令デコード用ＲＯ）ｌ ２に出力され
、命令レジスタ１の命令１００は割込検出回路３に出力
される。命令デコード用ＲＯＨ２からは、前記ＯＰコー
ド２００に対応したマイクロプログラムの開始アドレス
３００が読み出され、これがマルチプレクサ（ＭｔＪＸ
）１１に入力される。割込検出回路３は、命令１００の
内容に基づいて、必要がある時に割込み要求値＠４００
を同期割込制御回路（第１の割込制御回路）１２に出力
する。同期割込制御回路１２は割込要求信号４０Ｇに対
応したマイクロプログラム割込処理開始アドレス１１０
０をマルチプレクサ１１に出力すると共に、マルチプレ
クサ切換信号１２０（）をマルチプレクサ１１に出力す
る。マルチプレクサ１１は切換信号１２００に基づいて
アドレス３００又は１１０Ｇのどらかを選択して、これ
をマルチプレクサ４に出力する。
命令１００の実行に対して非同期に発生する割込要因信
号５００は、非同期割込制御回路（第２の割込制御回路
）１３に入力される。この非同期の割込制御回路１３は
優先度の決定や割込み情報の保持を行ない、前記入力さ
れた割込要因信号５００に対応するマイクロプログラム
の割込処理開始アドレス１３００を生成し、このマイク
ロプログラムの割込処理開始アドレス１３００をマルチ
プレクサ４に出力する。また、この非同期割込制御回路
１３は切換信号７００をマルチプレクサ４に出力し、マ
ルチプレクサ４は、この信号７００に基づいて、マルチ
プレクサ１１からのアドレスと非同期割込制御回路１３
からのアドレスのどちらかを選択して、これをマルチプ
レクサ６に出力する。
号５００は、非同期割込制御回路（第２の割込制御回路
）１３に入力される。この非同期の割込制御回路１３は
優先度の決定や割込み情報の保持を行ない、前記入力さ
れた割込要因信号５００に対応するマイクロプログラム
の割込処理開始アドレス１３００を生成し、このマイク
ロプログラムの割込処理開始アドレス１３００をマルチ
プレクサ４に出力する。また、この非同期割込制御回路
１３は切換信号７００をマルチプレクサ４に出力し、マ
ルチプレクサ４は、この信号７００に基づいて、マルチ
プレクサ１１からのアドレスと非同期割込制御回路１３
からのアドレスのどちらかを選択して、これをマルチプ
レクサ６に出力する。
マルチプレクサ６は１つの命令の実行終了毎にマルチプ
レクサ４側のアドレスを選択し、数ステップを要する命
令の実行の時はアドレス制御回路１から出力されるアド
レス８００を選択し、選択したアドレスをドライバ８を
介して制御記憶回路９に出力する。制御記憶回路９から
は、前記マルチプレクサ６の信号に基づいてマイクロ命
令９００が読み出され、レジスタＣＤＲ１０にセットさ
れる。レジスタ１０にセットされた前記マイクロ命令９
００のアドレス制御フィールドの内容１０００は、アド
レス制御回路７に入力され、アドレス制御回路１はこれ
に基づいてアドレス８００をマルチプレクサ６に出力す
る。
レクサ４側のアドレスを選択し、数ステップを要する命
令の実行の時はアドレス制御回路１から出力されるアド
レス８００を選択し、選択したアドレスをドライバ８を
介して制御記憶回路９に出力する。制御記憶回路９から
は、前記マルチプレクサ６の信号に基づいてマイクロ命
令９００が読み出され、レジスタＣＤＲ１０にセットさ
れる。レジスタ１０にセットされた前記マイクロ命令９
００のアドレス制御フィールドの内容１０００は、アド
レス制御回路７に入力され、アドレス制御回路１はこれ
に基づいてアドレス８００をマルチプレクサ６に出力す
る。
次に本実施例の動作について説明する。通常の命令の実
行の場合、主記憶装置（図示せず）よりフェッチされた
命令１００は命令レジスタ１にロードされ後、この命令
１００に対してデコードが開始される。即ち、命令デコ
ード用ＲＯＨ２は命令レジスタ１から入力されるＯＰコ
ード２００をデコードし。
行の場合、主記憶装置（図示せず）よりフェッチされた
命令１００は命令レジスタ１にロードされ後、この命令
１００に対してデコードが開始される。即ち、命令デコ
ード用ＲＯＨ２は命令レジスタ１から入力されるＯＰコ
ード２００をデコードし。
前記命令１００に割り当てられたマイクロプログラムの
開始アドレス ３０Ｇを出力する。この開始アドレス３
０（）はマルチプレクサ１１．４を通り制御記憶回路９
をアクセスする。制御記憶回路９では、前記入力された
開始アドレス３００に基づいてマイクロ命令９００が読
み出され、ここれがレジスタ１Ｇにセットされることに
より、前記命令１００の実行が開始される。
開始アドレス ３０Ｇを出力する。この開始アドレス３
０（）はマルチプレクサ１１．４を通り制御記憶回路９
をアクセスする。制御記憶回路９では、前記入力された
開始アドレス３００に基づいてマイクロ命令９００が読
み出され、ここれがレジスタ１Ｇにセットされることに
より、前記命令１００の実行が開始される。
命令の実行が開始されるとマルチプレクサ６はアドレス
制御回路７からの出力（アドレス８０（））を選択し、
この信号により制御記憶回路９を次々とアクセスして数
ステップの命令を実行する。命令の実行が終了するとマ
ルチブレフナ６はマルチプレクサ４の出力を選択するよ
うに切換ねり、次の命令の実行へ移っていく。なお、上
記通常の命令実行に際しては、マルチプレクサ１１は命
令デコード用ＲＯ）４２の出力を選択するように切換ね
り、またマルチプレクサ４はマルチプレクサ１１の出力
を選択するように切換ねっている。
制御回路７からの出力（アドレス８０（））を選択し、
この信号により制御記憶回路９を次々とアクセスして数
ステップの命令を実行する。命令の実行が終了するとマ
ルチブレフナ６はマルチプレクサ４の出力を選択するよ
うに切換ねり、次の命令の実行へ移っていく。なお、上
記通常の命令実行に際しては、マルチプレクサ１１は命
令デコード用ＲＯ）４２の出力を選択するように切換ね
り、またマルチプレクサ４はマルチプレクサ１１の出力
を選択するように切換ねっている。
ここで、命令レジスタ１にセットされた命令１００にパ
リティエラーが発生した場合を想定すると、この命令１
００は実行してはならず、ハードウェア異常の割込処理
をしなければならない。即ち、この場合は、命令１００
から割込検出回路３がパリティエラーを検出すると、こ
のパリティエラー処理のための割込要求信号４００が同
期割込制御回路１２に出力される。同期割込制御回路１
２では、前記割込要求信号４０Ｇに基づいてパリティエ
ラー処理のだめの割込処理開始アドレスが生成され、こ
の割込処理開始アドレス１１００はマルチプレクサ１１
．４．６を介して制御記憶回路９をアクセスする。
リティエラーが発生した場合を想定すると、この命令１
００は実行してはならず、ハードウェア異常の割込処理
をしなければならない。即ち、この場合は、命令１００
から割込検出回路３がパリティエラーを検出すると、こ
のパリティエラー処理のための割込要求信号４００が同
期割込制御回路１２に出力される。同期割込制御回路１
２では、前記割込要求信号４０Ｇに基づいてパリティエ
ラー処理のだめの割込処理開始アドレスが生成され、こ
の割込処理開始アドレス１１００はマルチプレクサ１１
．４．６を介して制御記憶回路９をアクセスする。
この時、同期割込制御回路１２が出力する切換信号１２
００によりマルチプレクサ１１は同期割込制御回路１２
側を選択するように切換えられている。制御記憶回路９
′Ｃ−は、前記割込処理開始アドレス１１００１．１基
づくマイクロ命令９０Ｇが読み出され、これがレジスタ
１Ｇにロードされることにより、パリティエラー処理の
実行が行なわれる。
００によりマルチプレクサ１１は同期割込制御回路１２
側を選択するように切換えられている。制御記憶回路９
′Ｃ−は、前記割込処理開始アドレス１１００１．１基
づくマイクロ命令９０Ｇが読み出され、これがレジスタ
１Ｇにロードされることにより、パリティエラー処理の
実行が行なわれる。
次に、非同期割込制御回路１３に前記命令１０（）の実
行とは非同期の割込要因信号５Ｈが入力されると、非同
期割込制御回路１３は、入力された割込み要因信号５Ｇ
＜）に対応するマイクロプログラムの割込処理開始アド
レス見ＯＯを出力し、この開始アドレス１３００はマル
チプレクサ４．６を介して制御記憶回路９をアクセスす
る。なお、この際、非同期割込制御回路１３が出力する
切換信号７００１．：よりマルチプレクサ４は非同期割
込制御回路１３の出力信号を選択するように切換えられ
ている。制御記憶回路９では、前記開始アドレス１３０
（）に基づくマイクロ命令９００が読み出され、これが
レジスタ１０にセットされることにより、割込要因信号
５００に対応した割込み処理が実行される。
行とは非同期の割込要因信号５Ｈが入力されると、非同
期割込制御回路１３は、入力された割込み要因信号５Ｇ
＜）に対応するマイクロプログラムの割込処理開始アド
レス見ＯＯを出力し、この開始アドレス１３００はマル
チプレクサ４．６を介して制御記憶回路９をアクセスす
る。なお、この際、非同期割込制御回路１３が出力する
切換信号７００１．：よりマルチプレクサ４は非同期割
込制御回路１３の出力信号を選択するように切換えられ
ている。制御記憶回路９では、前記開始アドレス１３０
（）に基づくマイクロ命令９００が読み出され、これが
レジスタ１０にセットされることにより、割込要因信号
５００に対応した割込み処理が実行される。
［発明の効果］
従って、本実施例では、命令１００に同期して発生する
割込要求信号４００は同期割込制御回路１２に入力され
てここで処理されるため、非同期割込制御回路１３は前
記割込要求信号４００を処理する必要がなく、命令１０
０と非同期に発生する割込要因信号５００に対する処理
だけを行なえば良く、同期割込鉋」胛回路１２及び非同
期割込１１ｊ御回路１３で使用される論理を簡単化し、
両回路１２．１３の構成を簡単化して装置の信頼性を向
上させることができる。また、パイプライン処理される
装置の場合、例えば、命令デコード用ＲＯＨ２とマルチ
プレクサ１１、マルチプレクサ１１とマルチプレクサ４
、マルチプレクサ４とマルチプレクサ６との間にラッチ
を入れ、４つのステージに分割した場合、非同期割込制
御回路１３にフェーズを合わせるラッチを設ける必要が
なく、この場合も装置を簡単化することができる。
割込要求信号４００は同期割込制御回路１２に入力され
てここで処理されるため、非同期割込制御回路１３は前
記割込要求信号４００を処理する必要がなく、命令１０
０と非同期に発生する割込要因信号５００に対する処理
だけを行なえば良く、同期割込鉋」胛回路１２及び非同
期割込１１ｊ御回路１３で使用される論理を簡単化し、
両回路１２．１３の構成を簡単化して装置の信頼性を向
上させることができる。また、パイプライン処理される
装置の場合、例えば、命令デコード用ＲＯＨ２とマルチ
プレクサ１１、マルチプレクサ１１とマルチプレクサ４
、マルチプレクサ４とマルチプレクサ６との間にラッチ
を入れ、４つのステージに分割した場合、非同期割込制
御回路１３にフェーズを合わせるラッチを設ける必要が
なく、この場合も装置を簡単化することができる。
第１図は本発明のマイクロプログラム制御装置の一実施
例を示したブロック図、第２図は従来のマイクロプログ
ラム制御装置の一例を示したブロック図である。 １・・−インストラクションレジスタ ２・−・命令デコード用ＲＯＭ ３−・・割込検出回路 ４．６．１１−・マルチプレクサ ト−・アドレス制御回路 ９・−・制御記憶回路 １Ｇ−・・レジスタ１２
・−・同期割込制御回路 １３・・・非同期割込制御回路
例を示したブロック図、第２図は従来のマイクロプログ
ラム制御装置の一例を示したブロック図である。 １・・−インストラクションレジスタ ２・−・命令デコード用ＲＯＭ ３−・・割込検出回路 ４．６．１１−・マルチプレクサ ト−・アドレス制御回路 ９・−・制御記憶回路 １Ｇ−・・レジスタ１２
・−・同期割込制御回路 １３・・・非同期割込制御回路
Claims (1)
- 主記憶装置よりフェッチされた命令に対応するマイクロ
プログラムを制御記憶回路より読み出すと共に、前記命
令に同期して発生する割込命令及び前記命令に非同期に
発生する割込命令に対応したマイクロプログラムを前記
制御記憶回路より随時読み出すマイクロプログラム制御
装置であって、前記命令に同期して発生する割込命令を
取り込んで、対応するマイクロプログラムの割込処理開
始アドレスを生成する第１の割込制御回路と、前記命令
に非同期に発生する割込命令を取り込んで、対応するマ
イクロプログラムの割込処理開始アドレスを生成する第
２の割込制御回路とを具備したことを特徴とするマイク
ロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19684384A JPS6175436A (ja) | 1984-09-21 | 1984-09-21 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19684384A JPS6175436A (ja) | 1984-09-21 | 1984-09-21 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175436A true JPS6175436A (ja) | 1986-04-17 |
| JPH0555895B2 JPH0555895B2 (ja) | 1993-08-18 |
Family
ID=16364582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19684384A Granted JPS6175436A (ja) | 1984-09-21 | 1984-09-21 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175436A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01131930A (ja) * | 1987-05-29 | 1989-05-24 | Ricoh Co Ltd | 間接アドレス方式の割込制御回路装置 |
| JPH01223535A (ja) * | 1988-03-02 | 1989-09-06 | Ricoh Co Ltd | 間接アドレス方式の割り込み制御回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5194731A (ja) * | 1975-02-18 | 1976-08-19 | ||
| JPS5341496A (en) * | 1977-05-11 | 1978-04-14 | Yoshio Watanabe | Tobacco leaves arranging apparatus equipped with safety device |
-
1984
- 1984-09-21 JP JP19684384A patent/JPS6175436A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5194731A (ja) * | 1975-02-18 | 1976-08-19 | ||
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01131930A (ja) * | 1987-05-29 | 1989-05-24 | Ricoh Co Ltd | 間接アドレス方式の割込制御回路装置 |
| JPH01223535A (ja) * | 1988-03-02 | 1989-09-06 | Ricoh Co Ltd | 間接アドレス方式の割り込み制御回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555895B2 (ja) | 1993-08-18 |
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