JPH01161541A - 評価用シングルチップマイクロコンピュータ - Google Patents
評価用シングルチップマイクロコンピュータInfo
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- JPH01161541A JPH01161541A JP62320511A JP32051187A JPH01161541A JP H01161541 A JPH01161541 A JP H01161541A JP 62320511 A JP62320511 A JP 62320511A JP 32051187 A JP32051187 A JP 32051187A JP H01161541 A JPH01161541 A JP H01161541A
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- 238000011156 evaluation Methods 0.000 title claims abstract description 44
- 230000015654 memory Effects 0.000 abstract description 57
- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
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- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は特権割込み入力端子を有する評価用シングルチ
ップマイクロコンピュータに関する。
ップマイクロコンピュータに関する。
評価用シングルチップマイクロコンピュータは、ユーザ
プログラム実行中に、ある特定の条件でユーザプログラ
ムを一時中断し、デバッグ用特権割込み処理を行うため
評価用特権割込み入力端子を持っている。つまり、この
評価用特権割込み入力端子に有効信号を入力することで
、ユーザプログラムを中断し、割込み処理を行いデバッ
グ用割込み処理プログラムを実行することができる。
プログラム実行中に、ある特定の条件でユーザプログラ
ムを一時中断し、デバッグ用特権割込み処理を行うため
評価用特権割込み入力端子を持っている。つまり、この
評価用特権割込み入力端子に有効信号を入力することで
、ユーザプログラムを中断し、割込み処理を行いデバッ
グ用割込み処理プログラムを実行することができる。
通常、デバッグ用割込み処理プログラムは、ユーザプロ
グラム空間とは別のデバッグ用メモリ空間にマツピング
されている。したがって、特権割込み要求が生じた場合
、その時点での実行中のユーザプログラムの処理が終り
、実際にＣＰＵ部でその割込み要求が受は付けられた時
点でメモリをユーザメモリからデバッグ用メモリへ切替
え、デバッグ用メモリ上の割込み処理プログラムを実行
する。このため、特権割込み要求受付は時および割込み
処理中アクティブレベルを保つ信号をチップ外部で作成
し、この信号を用いてユーザメモリとデバッグ用メモリ
の切替を行っている。
グラム空間とは別のデバッグ用メモリ空間にマツピング
されている。したがって、特権割込み要求が生じた場合
、その時点での実行中のユーザプログラムの処理が終り
、実際にＣＰＵ部でその割込み要求が受は付けられた時
点でメモリをユーザメモリからデバッグ用メモリへ切替
え、デバッグ用メモリ上の割込み処理プログラムを実行
する。このため、特権割込み要求受付は時および割込み
処理中アクティブレベルを保つ信号をチップ外部で作成
し、この信号を用いてユーザメモリとデバッグ用メモリ
の切替を行っている。
上述した従来の評価用シングルチップマイクロコンピュ
ータは、特権割込み要求に対して、実際にＣＰＵ部でそ
の割込み要求を受は付け、特権割込み処理状態にあるこ
とを示すタイミング信号を持っていないので、チップ外
部で同機能を持つ信号を作成し、この信号を用いてユー
ザメモリとデバッグ用メモリとの切替えをしなければな
らないという欠点がある。
ータは、特権割込み要求に対して、実際にＣＰＵ部でそ
の割込み要求を受は付け、特権割込み処理状態にあるこ
とを示すタイミング信号を持っていないので、チップ外
部で同機能を持つ信号を作成し、この信号を用いてユー
ザメモリとデバッグ用メモリとの切替えをしなければな
らないという欠点がある。
本発明の評価用シングルチップマイクロコンピュータは
、プロセッサユニットが特権割込み処理中アクティブレ
ベルを保つ信号あるいは特権割込み受付時および特権割
込み処理からの復帰後にそれぞれ１回、一定パルス幅を
持ったアクティブレベルのタイミング信号を発生し、該
評価用シングルチップマイクロコンピュータ外部に出力
する回路を有している。
、プロセッサユニットが特権割込み処理中アクティブレ
ベルを保つ信号あるいは特権割込み受付時および特権割
込み処理からの復帰後にそれぞれ１回、一定パルス幅を
持ったアクティブレベルのタイミング信号を発生し、該
評価用シングルチップマイクロコンピュータ外部に出力
する回路を有している。
〔作用〕
前記信号を特権割込み用メモリバンク切替信号として使
用することで特権割込み時メモリをユーザメモリからデ
バッグ用メモリへ切替えることができるため、従来必要
だった外部回路を省略できる。
用することで特権割込み時メモリをユーザメモリからデ
バッグ用メモリへ切替えることができるため、従来必要
だった外部回路を省略できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の評価用シングルチップマイクロコンピ
ュータの第１の実施例の一部分を示すブロック図、第２
図はその動作を示すタイミングチャートである。
ュータの第１の実施例の一部分を示すブロック図、第２
図はその動作を示すタイミングチャートである。
リセット信号１は、チップ外部より入力する負論理の内
部回路の初期化信号である。特権割込み入力信号２は、
外部より入力する負論理の特権割込み要求信号である。
部回路の初期化信号である。特権割込み入力信号２は、
外部より入力する負論理の特権割込み要求信号である。
特権割込み出力信号３は、特権割込み処理中に、負論理
アクティブレベルを示す外部への出力信号である。割込
みコントロールユニット６は割込みの優先判別を行い、
プロセッサユニット１０に対して割込み要求信号の出力
またプロセッサユニット１０からの割込み受付は信号の
入力、割込み受付信号８の出力などのコントロールを行
うユニットである。割込み復帰命令終了信号７は、命令
フェッチユニット３２から入力した割込み復帰命令を命
令デコーダユニット３１でデコードしプロセッサユニッ
ト１０で実行し、命令処理が終了したタイミングで出力
する負論理のタイミング信号である。Ｄ−ＦＦ４は特権
割込み入力信号２の反転信号をクロック入力、リセット
信＠１または書込み受付信号８をプリセットとし、Ｑ出
力より割込み要求信号９を出力する。
アクティブレベルを示す外部への出力信号である。割込
みコントロールユニット６は割込みの優先判別を行い、
プロセッサユニット１０に対して割込み要求信号の出力
またプロセッサユニット１０からの割込み受付は信号の
入力、割込み受付信号８の出力などのコントロールを行
うユニットである。割込み復帰命令終了信号７は、命令
フェッチユニット３２から入力した割込み復帰命令を命
令デコーダユニット３１でデコードしプロセッサユニッ
ト１０で実行し、命令処理が終了したタイミングで出力
する負論理のタイミング信号である。Ｄ−ＦＦ４は特権
割込み入力信号２の反転信号をクロック入力、リセット
信＠１または書込み受付信号８をプリセットとし、Ｑ出
力より割込み要求信号９を出力する。
Ｄ−ＦＦ５はＤ−ＦＦ４のＱ出力をクロック入力、リセ
ット信号１または割込み受付信号８をプリセット入力と
し、Ｑ出力より特権割込み出力信号３を出力する。
ット信号１または割込み受付信号８をプリセット入力と
し、Ｑ出力より特権割込み出力信号３を出力する。
次に、本実施例の動作について第２図のタイミングチャ
ートを参照して説明する。
ートを参照して説明する。
リセット信号１が、時刻ｔ１に外部からのリセット動作
によりアクティブ（ロウ）レベルとなると、Ｄ−ＦＦ４
およびＤ−ＦＦ５がそれぞれ初期化され、Ｑ出力がハイ
レベルとなる。Ｄ−ＦＦ５の出力が特権割込み出力信号
３となっているので、特権割込み出力信号３はハイレベ
ルに初期化される。特権割込み入力信号２が時刻ｔ２に
アクティブ（ロウ）レベルとなると、その前縁で、Ｄ−
ＦＦ４は、ロウレベルのデータをラッチしＱ出力に出力
する。このＱ出力は、割込みコントロールユニット６へ
割込み要求信号９として入力される。
によりアクティブ（ロウ）レベルとなると、Ｄ−ＦＦ４
およびＤ−ＦＦ５がそれぞれ初期化され、Ｑ出力がハイ
レベルとなる。Ｄ−ＦＦ５の出力が特権割込み出力信号
３となっているので、特権割込み出力信号３はハイレベ
ルに初期化される。特権割込み入力信号２が時刻ｔ２に
アクティブ（ロウ）レベルとなると、その前縁で、Ｄ−
ＦＦ４は、ロウレベルのデータをラッチしＱ出力に出力
する。このＱ出力は、割込みコントロールユニット６へ
割込み要求信号９として入力される。
割込みコント０−ルユニット６では、プロセッサユニッ
ト１０に対して割込み要求信号を出力し、適当なタイミ
ング（時刻ｔ３）で出力されるプロセッサユニット１０
からの割込み受付信号を割込み受付信号８として出力す
る。割込みコントロールユニット６より出力された割込
み受付信号８は、Ｄ−ＦＦ４のプリセット端子ＰＲＴを
アクティブとし、Ｑ出力を再びハイレベルへ戻す。この
時のＱ出力の立上がりエッヂで、Ｄ−ＦＦ５はロウレベ
ル信号をラッチし、Ｑ出力、即ち、特権割込み出力信号
３をアクティブロウレベルとする。
ト１０に対して割込み要求信号を出力し、適当なタイミ
ング（時刻ｔ３）で出力されるプロセッサユニット１０
からの割込み受付信号を割込み受付信号８として出力す
る。割込みコントロールユニット６より出力された割込
み受付信号８は、Ｄ−ＦＦ４のプリセット端子ＰＲＴを
アクティブとし、Ｑ出力を再びハイレベルへ戻す。この
時のＱ出力の立上がりエッヂで、Ｄ−ＦＦ５はロウレベ
ル信号をラッチし、Ｑ出力、即ち、特権割込み出力信号
３をアクティブロウレベルとする。
次に、割込み処理中、割込み処理を終了するために、割
込み復帰命令をプロセッサユニット１０が実行すると、
その命令の終了と同時に時刻ｔ４に割込み復帰命令終了
信号７をアクティブ（ロウ）レベルとする。終了信号７
はＤ−ＦＦ５のプリセット端子ＰＲＴをアクティブとし
、Ｑ出力、即ち特権割込み出力信号３を再びハイレベル
に戻す。
込み復帰命令をプロセッサユニット１０が実行すると、
その命令の終了と同時に時刻ｔ４に割込み復帰命令終了
信号７をアクティブ（ロウ）レベルとする。終了信号７
はＤ−ＦＦ５のプリセット端子ＰＲＴをアクティブとし
、Ｑ出力、即ち特権割込み出力信号３を再びハイレベル
に戻す。
以上説明したように、本実施例による特権割込み出力信
号３は、プロセッサユニット１０が特権割込み処理中ア
クティブ（ロウ）レベルを保つ機能を有する。
号３は、プロセッサユニット１０が特権割込み処理中ア
クティブ（ロウ）レベルを保つ機能を有する。
次に、本特権割込み出力信号３を用いて、特権割込み処
理時、メモリをユーザメモリからデバッグ用メモリへ切
替える動作シーケンスについて説明する。
理時、メモリをユーザメモリからデバッグ用メモリへ切
替える動作シーケンスについて説明する。
第３図は第１図で示した評価用シングルチップマイクロ
コンピュータのメモリバンク切替動作を説明するための
図である。
コンピュータのメモリバンク切替動作を説明するための
図である。
評価用シングルチップマイクロコンピュータ１１は、ユ
ーザプログラム用メモリ１２とデバッグプログラム用メ
モリ１３とアドレス／データマルチプレックスバスとス
テータスバスで接続され、さらに特権割込み要因発生回
路１６と接続されている。ユーザプログラム用メモリ１
２、デバッグプログラム用メモリ１３はそれぞれメモリ
チップセレクト端子１’９．２０を有している。評価用
シングルチップマイクロコンピュータ１１は、評価用特
権割込み入力端子１５と特権割込み信号出力端子１４を
持っており、通常、ユーザプログラム用メモリ１２にマ
ツピングされたユーザプログラムを実行する。ユーザプ
ログラム実行中、特権割込み要因発生回路１６より特権
割込み入力信号２が出力され、評価用特権割込み入力端
子１５に有効信号が入力されると、評価用シングルチッ
プマイクロコンピュータ１１は、現在、処理中のユーザ
命令の終了後、適当なタイミングで特権割込み処理を行
う。ユーザプログラム実行状態から特権割込み処理状態
にＣＰＵ動作が切り替わるタイミングで、アクティブレ
ベルロウの特権割込み出力信号３を出力端子１４から出
力する。特権割込み出力信号３は前述の様に特権割込み
処理中は、アクティブレベルを保ち、評価用シングルチ
ップマイクロコンピュータ１１が割込み処理中割込み復
帰命令を実行することにより、割込み処理から復帰し、
再びユーザプログラム実行状態へ切り替わるタイミング
で特権割込み出力信号３はインアクティブ状態になる。
ーザプログラム用メモリ１２とデバッグプログラム用メ
モリ１３とアドレス／データマルチプレックスバスとス
テータスバスで接続され、さらに特権割込み要因発生回
路１６と接続されている。ユーザプログラム用メモリ１
２、デバッグプログラム用メモリ１３はそれぞれメモリ
チップセレクト端子１’９．２０を有している。評価用
シングルチップマイクロコンピュータ１１は、評価用特
権割込み入力端子１５と特権割込み信号出力端子１４を
持っており、通常、ユーザプログラム用メモリ１２にマ
ツピングされたユーザプログラムを実行する。ユーザプ
ログラム実行中、特権割込み要因発生回路１６より特権
割込み入力信号２が出力され、評価用特権割込み入力端
子１５に有効信号が入力されると、評価用シングルチッ
プマイクロコンピュータ１１は、現在、処理中のユーザ
命令の終了後、適当なタイミングで特権割込み処理を行
う。ユーザプログラム実行状態から特権割込み処理状態
にＣＰＵ動作が切り替わるタイミングで、アクティブレ
ベルロウの特権割込み出力信号３を出力端子１４から出
力する。特権割込み出力信号３は前述の様に特権割込み
処理中は、アクティブレベルを保ち、評価用シングルチ
ップマイクロコンピュータ１１が割込み処理中割込み復
帰命令を実行することにより、割込み処理から復帰し、
再びユーザプログラム実行状態へ切り替わるタイミング
で特権割込み出力信号３はインアクティブ状態になる。
このように評価用シングルチップマイクロコンピュータ
１１が特権割込み処理状態にある時のみ、アクティブと
なる特権割込み出力信号３を有することにより、この信
号をメモリのバンク切替信号として使用する。
１１が特権割込み処理状態にある時のみ、アクティブと
なる特権割込み出力信号３を有することにより、この信
号をメモリのバンク切替信号として使用する。
第４図は特権割込み入力信号２が評価用特権割込み入力
端子１５に入力された後の前述の一連の動作シーケンス
を信号２．３およびプロセッサユニット１０の動作、メ
モリマツプについて表わしたものである。特権割込み出
力信号３をユーザプログラム用メモリ１２およびデバッ
グプログラム用メモリ１３のチップセレクト端子１９お
よび２０に入力することにより、ユーザプログラム実行
時は、ユーザプログラム用メモリ１２を選択し、特権割
込み処理時は、デバッグプログラム用メモリ１３を選択
することができる。
端子１５に入力された後の前述の一連の動作シーケンス
を信号２．３およびプロセッサユニット１０の動作、メ
モリマツプについて表わしたものである。特権割込み出
力信号３をユーザプログラム用メモリ１２およびデバッ
グプログラム用メモリ１３のチップセレクト端子１９お
よび２０に入力することにより、ユーザプログラム実行
時は、ユーザプログラム用メモリ１２を選択し、特権割
込み処理時は、デバッグプログラム用メモリ１３を選択
することができる。
第５図は本発明の評価用シングルチップマイクロコンピ
ュータの第２の実施例の内部回路の一部分を示すブロッ
ク図、第６図は第５図中の各信号のタイミングチャート
である。
ュータの第２の実施例の内部回路の一部分を示すブロッ
ク図、第６図は第５図中の各信号のタイミングチャート
である。
リセット信号１．特権割込み入力信号２９割込みコント
ロールユニット６、割込み復帰命令終了信号７１割込み
受付信号８９割込み要求信号９は、第１の実施例と同様
の機能をもつ。特権割込み出力信号２１は、特権割込み
受付は時に、一定パルス幅をもった負論理のタイミング
信号を１回出力し、割込み処理からの復帰後、もう１回
一定パルス幅をもった負論理のタイミング信号を出力す
る機能を有する外部への信号である。割込み復帰後の最
初の命令実行信号２５は、割込み復帰命令実行後、次の
命令を実行する際にプロセッサユニット２６から出力さ
れる負論理の信号である。Ｄ−ＦＦ２２は特権′割込み
入力信号２の反転信号をクロック入力、リセット信号１
または割込み受付信号８をプリセット入力とし、Ｑ出力
を割込み要求信号９としている。Ｄ−ＦＦ２３は特ＰＭ
割込み入力信号２の反転信号をクロック入力、リセット
信号１または割込み復帰後の最初の命令実行信号２５を
プリセット入力とし、Ｑ出力を出力コントロール信号３
４としている。出力コントロールバッファ２４は、出力
コントロール信号３４がロウレベルになると割込み受付
信号Ｂおよび割込み復帰命令終了７を出力する。
ロールユニット６、割込み復帰命令終了信号７１割込み
受付信号８９割込み要求信号９は、第１の実施例と同様
の機能をもつ。特権割込み出力信号２１は、特権割込み
受付は時に、一定パルス幅をもった負論理のタイミング
信号を１回出力し、割込み処理からの復帰後、もう１回
一定パルス幅をもった負論理のタイミング信号を出力す
る機能を有する外部への信号である。割込み復帰後の最
初の命令実行信号２５は、割込み復帰命令実行後、次の
命令を実行する際にプロセッサユニット２６から出力さ
れる負論理の信号である。Ｄ−ＦＦ２２は特権′割込み
入力信号２の反転信号をクロック入力、リセット信号１
または割込み受付信号８をプリセット入力とし、Ｑ出力
を割込み要求信号９としている。Ｄ−ＦＦ２３は特ＰＭ
割込み入力信号２の反転信号をクロック入力、リセット
信号１または割込み復帰後の最初の命令実行信号２５を
プリセット入力とし、Ｑ出力を出力コントロール信号３
４としている。出力コントロールバッファ２４は、出力
コントロール信号３４がロウレベルになると割込み受付
信号Ｂおよび割込み復帰命令終了７を出力する。
次に、第５図の回路の動作について、第６図のタイミン
グチャートを参照して説明する。
グチャートを参照して説明する。
リセット信号１が外部からのリセット動作によりアクテ
ィブ（ロウ）レベルとなると、Ｄ−ＦＦ２２およびＤ−
ＦＦ２３がそれぞれ初期化され、Ｑ出力がいずれもハイ
レベルとなる。Ｄ−ＦＦ２２のＱ出力、即ち、割込み要
求信号９はハイレベルのインアクティブ状態に初期化さ
れ、Ｄ−ＦＦ２３のＱ出力は出力コントロールバッファ
２４をインアクティブとする。したがって、特権割込み
出力信号２１もハイレベルに初期化される。特権割込み
入力信号２が時刻ｔ２にアクティブ（ロウ）レベルとな
るとその前縁でＤ−ＦＦ２２およびＤ−ＦＦ２３はロウ
レベル信号をラッチし、Ｑ出力へそれぞれ出力する。Ｄ
−ＦＦ２２のＱ出力は、割込みコントロールユニット６
へ割込み要求信号９として入力される。一方、Ｄ−ＦＦ
２３のＱ出力は、出力コント０−ルバッファ２４をアク
ティブとする。割込みコント０−ルユニット６では、プ
ロセッサユニット２６に対して割込み要求信号を出力し
、また適当なタイミング（時刻ｔ３）で割込み受付信号
８を出力する。割込みコントロールユニット６より出力
された割込み受付信号８は、Ｄ−ＦＦ２２のプリセット
端子ＰＲＴをアクティブとしてＱ出力（割込み要求信号
９）を再びハイレベルに戻す。また、割込み受付信号８
は、アクティブ状態にある出力コントロールバッファ２
４を経由して特権割込み出力信号２１に１回目のパルス
を与える。
ィブ（ロウ）レベルとなると、Ｄ−ＦＦ２２およびＤ−
ＦＦ２３がそれぞれ初期化され、Ｑ出力がいずれもハイ
レベルとなる。Ｄ−ＦＦ２２のＱ出力、即ち、割込み要
求信号９はハイレベルのインアクティブ状態に初期化さ
れ、Ｄ−ＦＦ２３のＱ出力は出力コントロールバッファ
２４をインアクティブとする。したがって、特権割込み
出力信号２１もハイレベルに初期化される。特権割込み
入力信号２が時刻ｔ２にアクティブ（ロウ）レベルとな
るとその前縁でＤ−ＦＦ２２およびＤ−ＦＦ２３はロウ
レベル信号をラッチし、Ｑ出力へそれぞれ出力する。Ｄ
−ＦＦ２２のＱ出力は、割込みコントロールユニット６
へ割込み要求信号９として入力される。一方、Ｄ−ＦＦ
２３のＱ出力は、出力コント０−ルバッファ２４をアク
ティブとする。割込みコント０−ルユニット６では、プ
ロセッサユニット２６に対して割込み要求信号を出力し
、また適当なタイミング（時刻ｔ３）で割込み受付信号
８を出力する。割込みコントロールユニット６より出力
された割込み受付信号８は、Ｄ−ＦＦ２２のプリセット
端子ＰＲＴをアクティブとしてＱ出力（割込み要求信号
９）を再びハイレベルに戻す。また、割込み受付信号８
は、アクティブ状態にある出力コントロールバッファ２
４を経由して特権割込み出力信号２１に１回目のパルス
を与える。
次に、割込み処理を終了するために、割込み復帰命令を
プロセッサユニット２６が実行すると、その命令の終了
と同時に時刻ｔ４に割込み復帰命令終了信号７にアクテ
ィブレベルロウのパルスが出力され、同様に、特権割込
み出力信号２１に２回目のパルスが与えられる。割込み
復帰命令実行終了後、次命令が命令フェッチユニット３
２から命令デコーダユニット３１へ転送され、プロセッ
サユニット２６で実行される際、割込み復帰後の最初の
命令実行信号２５がアクティブ（０つ）レベルとなり（
時刻ｔｓ ）、Ｄ−ＦＦ２３のプリセット端子ＰＲＴを
アクティブとしＤ−ＦＦ２３のＱ出力がハイレベルに戻
る。したがって、出力コントロールバッファ２４はイン
アクティブ状態となり、特権割込み出力信号２１は、次
の特権割込み発生時までインアクティブ状態を保つ。
プロセッサユニット２６が実行すると、その命令の終了
と同時に時刻ｔ４に割込み復帰命令終了信号７にアクテ
ィブレベルロウのパルスが出力され、同様に、特権割込
み出力信号２１に２回目のパルスが与えられる。割込み
復帰命令実行終了後、次命令が命令フェッチユニット３
２から命令デコーダユニット３１へ転送され、プロセッ
サユニット２６で実行される際、割込み復帰後の最初の
命令実行信号２５がアクティブ（０つ）レベルとなり（
時刻ｔｓ ）、Ｄ−ＦＦ２３のプリセット端子ＰＲＴを
アクティブとしＤ−ＦＦ２３のＱ出力がハイレベルに戻
る。したがって、出力コントロールバッファ２４はイン
アクティブ状態となり、特権割込み出力信号２１は、次
の特権割込み発生時までインアクティブ状態を保つ。
以上説明したように、本実施例による特権割込み出力信
号２１は特権割込み受付は時に１回、割込み処理から復
［１に１回、一定パルス幅をもったアクティブ（ロウ）
レベルのタイミング信号を出力する機能を有する。
号２１は特権割込み受付は時に１回、割込み処理から復
［１に１回、一定パルス幅をもったアクティブ（ロウ）
レベルのタイミング信号を出力する機能を有する。
次に、第１の実施例と同様に本信号を用いた、メモリバ
ンクの切替動作シーケンスについて説明する。
ンクの切替動作シーケンスについて説明する。
第７図は第５図で示した回路を有する評価用シングルチ
ップマイクロコンピュータ２７を用いてメモリバンクの
切替動作を説明するブロック図、第８図はそのメモリバ
ンク切替のタイムチャートである。
ップマイクロコンピュータ２７を用いてメモリバンクの
切替動作を説明するブロック図、第８図はそのメモリバ
ンク切替のタイムチャートである。
評価用シングルチップマイクロコンピュータ２７は、第
１の実施例と同様に、評価用特権割込み入力端子１５と
特権割込み出力端子２８を有し、アドレス／データマル
チプレックスバスおよびステータスバスを介してユーザ
プログラム用メモリ１２とデバッグプログラム用メモリ
１３と接続され、さらにリセット信号出力端子２９を有
してメモリチップセレクト信号３３を発生するＤ−ＦＦ
３０が特権側、込み信号出力端子２８とメモリチップセ
レクト端子１９．２０の間に接続されている。
１の実施例と同様に、評価用特権割込み入力端子１５と
特権割込み出力端子２８を有し、アドレス／データマル
チプレックスバスおよびステータスバスを介してユーザ
プログラム用メモリ１２とデバッグプログラム用メモリ
１３と接続され、さらにリセット信号出力端子２９を有
してメモリチップセレクト信号３３を発生するＤ−ＦＦ
３０が特権側、込み信号出力端子２８とメモリチップセ
レクト端子１９．２０の間に接続されている。
第２の実施例では特権割込み出力信号２１は以下の様に
機能する。評価用シングルチップマイクロコンピュータ
２７がニーザブ０グラム実行中評価用特権割込み入力端
子１５に有効信号が入力されると処理中のユーザ命令終
了後適当なタイミングで特権割込み処理を行う。評価用
シングルチップマイクロコンピュータ２７はユーザプロ
グラム実行状態から、特権割込み処理状態にｃｐｕＷｊ
Ｊ作が切り替るタイミングで前述のように一定パルス幅
をもったタイミング信号（アクティブレベルＯつ）を端
子２８に出力する（時刻ｔ１）。また、評価用シングル
チップマイクロコンピュータ２７が割込み処理状態から
再びユーザプログラム実行状態へ切り替わるタイミング
でもう一度一定パルス幅をもったタイミング信号を端子
２８に出力する（時刻ｔ２）。
機能する。評価用シングルチップマイクロコンピュータ
２７がニーザブ０グラム実行中評価用特権割込み入力端
子１５に有効信号が入力されると処理中のユーザ命令終
了後適当なタイミングで特権割込み処理を行う。評価用
シングルチップマイクロコンピュータ２７はユーザプロ
グラム実行状態から、特権割込み処理状態にｃｐｕＷｊ
Ｊ作が切り替るタイミングで前述のように一定パルス幅
をもったタイミング信号（アクティブレベルＯつ）を端
子２８に出力する（時刻ｔ１）。また、評価用シングル
チップマイクロコンピュータ２７が割込み処理状態から
再びユーザプログラム実行状態へ切り替わるタイミング
でもう一度一定パルス幅をもったタイミング信号を端子
２８に出力する（時刻ｔ２）。
このようにして、評価用シングルチップマイクロコンピ
ュータ２７が特権割込み受付時に１回パルスを出力し、
割込み処理からの復帰後、再び１回パルスを出力する機
能を有することにより、この信号を使用して以下のよう
にしてメモリバンク切替信号を作成する。評価用シング
ルチップマイクロコンピュータ２７にリセットがかかる
と、リセット出力端子２９よりロウレベルの信号が出力
され、Ｄ−ＦＦ３０のＱ出力はハイレベルとなる。
ュータ２７が特権割込み受付時に１回パルスを出力し、
割込み処理からの復帰後、再び１回パルスを出力する機
能を有することにより、この信号を使用して以下のよう
にしてメモリバンク切替信号を作成する。評価用シング
ルチップマイクロコンピュータ２７にリセットがかかる
と、リセット出力端子２９よりロウレベルの信号が出力
され、Ｄ−ＦＦ３０のＱ出力はハイレベルとなる。
評価用シングルチップマイクロコンピュータ２７のリセ
ットが解除されると、評価用シングルチップマイクロコ
ンピュータ２７はＯ出力（メモリチップセレクト信号３
３）によりセレクトされたユーザプログラム用メモリ１
２上のプログラムを実行する。
ットが解除されると、評価用シングルチップマイクロコ
ンピュータ２７はＯ出力（メモリチップセレクト信号３
３）によりセレクトされたユーザプログラム用メモリ１
２上のプログラムを実行する。
次に、評価用シングルチップマイクロコンピュータ２７
が特権割込み状態に切り替わる時に、端子２８に出力さ
れるタイミング信号の前縁でＤ−ＦＦ３０の０出力が反
転する（第８図メモリチップセレクト信号３３参照）。
が特権割込み状態に切り替わる時に、端子２８に出力さ
れるタイミング信号の前縁でＤ−ＦＦ３０の０出力が反
転する（第８図メモリチップセレクト信号３３参照）。
この時はデバッグプログラム用メモリ１３が選択される
ため評価用シングルチップマイクロコンピュータ２７は
デバッグプログラム用メモリ１３上のデバッグ用プログ
ラムを実行する（第８図メモリマツプ参照）。また、割
込み処理からの復帰時特権割込み信号出力端子２８に出
力される２回目のタイミング信号の前縁で再びＤ−ＦＦ
３０の◇出力が反転し、ユーザプログラム用メモリ１２
を選択することにより、評価用シングルチップマイクロ
コンピュータ２７は割込み処理からの復帰後、ユーザプ
ログラムを実行する（第８図メモリマツプ参照）。
ため評価用シングルチップマイクロコンピュータ２７は
デバッグプログラム用メモリ１３上のデバッグ用プログ
ラムを実行する（第８図メモリマツプ参照）。また、割
込み処理からの復帰時特権割込み信号出力端子２８に出
力される２回目のタイミング信号の前縁で再びＤ−ＦＦ
３０の◇出力が反転し、ユーザプログラム用メモリ１２
を選択することにより、評価用シングルチップマイクロ
コンピュータ２７は割込み処理からの復帰後、ユーザプ
ログラムを実行する（第８図メモリマツプ参照）。
このようにして生成されるメモリチップセレクト信号３
３を使用すること１・、特権割込み処理時のメモリバン
クの切替を行うことができる。
３を使用すること１・、特権割込み処理時のメモリバン
クの切替を行うことができる。
（発明の効果〕
以上説明したように本発明は、プロセッサユニットが特
権割込み処理中アクティブレベルを保つ信号あるいは特
権割込み受付時および特権割込み処理からの復帰後にそ
れぞれ１回、一定パルス幅を持ったアクティブレベルの
タイミング信号を発生し、評価用シングルチップマイク
ロコンピュータ外部に出力する回路を有することにより
、この信号を特権割込み用メモリバンク切替信号として
使用することで特権割込み時メモリを、ユーザメモリか
らデバッグ用メモリへ切替えるための外部回路を省略で
きるという効果がある。
権割込み処理中アクティブレベルを保つ信号あるいは特
権割込み受付時および特権割込み処理からの復帰後にそ
れぞれ１回、一定パルス幅を持ったアクティブレベルの
タイミング信号を発生し、評価用シングルチップマイク
ロコンピュータ外部に出力する回路を有することにより
、この信号を特権割込み用メモリバンク切替信号として
使用することで特権割込み時メモリを、ユーザメモリか
らデバッグ用メモリへ切替えるための外部回路を省略で
きるという効果がある。
第１図は本発明の評価用シングルチップマイクロコンピ
ュータの第１の実施例の回路図、第２図は、第１図で使
用されている各信号のタイミングチャート、第３図、第
４図は第１図に示した回路を有する評価用シングルチッ
プマイクロコンピュータのメモリバンクの切替動作の説
明図、第５図は本発明の第２の実施例の回路図、第６図
は第５図で使用されている各信号のタイミングチャート
、第７図、第８図は、第５図に示した回路を有する評価
用シングルチップマイクロコンピュータのメモリバンク
切替動作の説明図である。 １・・・リセット信号、 ２・・・特権割込み入力信号、 ３．２１・・・特権割込み出力信号、 ４．５．２２．２３．３０・・・Ｄ、−ＦＦ。 ６・・・割込みコントロールユニット、７・・・割込み
復帰命令終了信号、 ８・・・割込み受付信号、 ９・・・割込み要求信号、 １０．２６−・・プロセッサユニット、１１．２７・・
・評価用シングルチップマイクロコンピュータ、 １２・・・ユーザプログラム用メモリ、１３・・・デバ
ッグプログラム用メモリ、１４．２８・・・特権割込み
信号出力端子、１５・・・評価用割込み入力端子、 １６・・・特権割込み３囚発生回路、 １９．２０・・・メモリチップセレクト端子、２４・・
・出力コントロールバッフ７．２５・・・割込み復帰後
の最初の命令実行信号、２９・・・リピット信号出力端
子、 ３１・・・命令テコ−ダニニット、 ３２・・・命令フェッチユニット、 ３３・・・メモリデツプセレクト信号、３４・・・出力
コントロール信号。 特許出願人 日本電気株式会社 代 理 人 弁理士 内 原 音
ュータの第１の実施例の回路図、第２図は、第１図で使
用されている各信号のタイミングチャート、第３図、第
４図は第１図に示した回路を有する評価用シングルチッ
プマイクロコンピュータのメモリバンクの切替動作の説
明図、第５図は本発明の第２の実施例の回路図、第６図
は第５図で使用されている各信号のタイミングチャート
、第７図、第８図は、第５図に示した回路を有する評価
用シングルチップマイクロコンピュータのメモリバンク
切替動作の説明図である。 １・・・リセット信号、 ２・・・特権割込み入力信号、 ３．２１・・・特権割込み出力信号、 ４．５．２２．２３．３０・・・Ｄ、−ＦＦ。 ６・・・割込みコントロールユニット、７・・・割込み
復帰命令終了信号、 ８・・・割込み受付信号、 ９・・・割込み要求信号、 １０．２６−・・プロセッサユニット、１１．２７・・
・評価用シングルチップマイクロコンピュータ、 １２・・・ユーザプログラム用メモリ、１３・・・デバ
ッグプログラム用メモリ、１４．２８・・・特権割込み
信号出力端子、１５・・・評価用割込み入力端子、 １６・・・特権割込み３囚発生回路、 １９．２０・・・メモリチップセレクト端子、２４・・
・出力コントロールバッフ７．２５・・・割込み復帰後
の最初の命令実行信号、２９・・・リピット信号出力端
子、 ３１・・・命令テコ−ダニニット、 ３２・・・命令フェッチユニット、 ３３・・・メモリデツプセレクト信号、３４・・・出力
コントロール信号。 特許出願人 日本電気株式会社 代 理 人 弁理士 内 原 音
Claims (1)
- 【特許請求の範囲】 特権割込み入力端子を持つ評価用シングルチップマイク
ロコンピュータにおいて、 プロセッサユニットが特権割込み処理中アクティブレベ
ルを保つ信号あるいは特権割込み受付時および特権割込
み処理からの復帰後にそれぞれ１回、一定パルス幅を持
つたアクティブレベルのタイミング信号を発生し、該評
価用シングルチップマイクロコンピュータ外部に出力す
る回路を有することを特徴とする評価用シングルチップ
マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320511A JPH0760401B2 (ja) | 1987-12-18 | 1987-12-18 | 評価用シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320511A JPH0760401B2 (ja) | 1987-12-18 | 1987-12-18 | 評価用シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161541A true JPH01161541A (ja) | 1989-06-26 |
| JPH0760401B2 JPH0760401B2 (ja) | 1995-06-28 |
Family
ID=18122263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62320511A Expired - Fee Related JPH0760401B2 (ja) | 1987-12-18 | 1987-12-18 | 評価用シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760401B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07271608A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 割込み発生回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107963A (ja) * | 1981-12-22 | 1983-06-27 | Nippon Signal Co Ltd:The | 割込処理装置 |
| JPS6145338A (ja) * | 1984-08-10 | 1986-03-05 | Nec Corp | 評価用マイクロコンピユ−タｌｓｉ |
| JPS62264338A (ja) * | 1986-05-13 | 1987-11-17 | Nec Corp | 評価用シングルチツプマイクロコンピユ−タ |
-
1987
- 1987-12-18 JP JP62320511A patent/JPH0760401B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107963A (ja) * | 1981-12-22 | 1983-06-27 | Nippon Signal Co Ltd:The | 割込処理装置 |
| JPS6145338A (ja) * | 1984-08-10 | 1986-03-05 | Nec Corp | 評価用マイクロコンピユ−タｌｓｉ |
| JPS62264338A (ja) * | 1986-05-13 | 1987-11-17 | Nec Corp | 評価用シングルチツプマイクロコンピユ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07271608A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 割込み発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0760401B2 (ja) | 1995-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |