JPS63158657A - コ・プロセツサ制御方式 - Google Patents
コ・プロセツサ制御方式Info
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- JPS63158657A JPS63158657A JP30728686A JP30728686A JPS63158657A JP S63158657 A JPS63158657 A JP S63158657A JP 30728686 A JP30728686 A JP 30728686A JP 30728686 A JP30728686 A JP 30728686A JP S63158657 A JPS63158657 A JP S63158657A
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- JP
- Japan
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- processor
- data
- host processor
- host
- program memory
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 13
- 238000012545 processing Methods 0.000 abstract description 14
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 6
- 239000011159 matrix material Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はホストプロセッサとコ・プロセッサを有するコ
・プロセッサ制御方式に関し、特にホストプロセッサの
コ・プロセッサとのデータの授受の負担を軽減するよう
にしたコ・プロセッサ制′４１■方式に関する。
・プロセッサ制御方式に関し、特にホストプロセッサの
コ・プロセッサとのデータの授受の負担を軽減するよう
にしたコ・プロセッサ制′４１■方式に関する。
マイクロプロセッサシステムにおいて、処理時間の高速
化のために、複雑な演算処理をマイクロプロセッサで行
っていては処理時間がかかる複雑な演算処理をコ・プロ
セッサを使用して、ホストプロセッサの負担を軽減しよ
うとするコ・プロセッサ制御方式が広く採用されている
。
化のために、複雑な演算処理をマイクロプロセッサで行
っていては処理時間がかかる複雑な演算処理をコ・プロ
セッサを使用して、ホストプロセッサの負担を軽減しよ
うとするコ・プロセッサ制御方式が広く採用されている
。
このようなコ・プロセッサは専用のチップが市場で販売
され、その採用によって、ホストプロセフサの負担を軽
減し、ホストプロセッサの処理の高速化に寄与している
。
され、その採用によって、ホストプロセフサの負担を軽
減し、ホストプロセッサの処理の高速化に寄与している
。
しかし、ロボット制御装置のように、常に複雑な演算処
理をオンラインで処理しなければならない制御システム
においては、ホストプロセッサが演算処理すべき演算指
令及びデータを転送するための処理が常に、しかも高速
に必要となり、各演算処理ごとにコ・プロセッサに指令
及びデータの転送をしていたのでは、実際のロボットの
制御を精密に行うことが困難になるという問題点があっ
た。
理をオンラインで処理しなければならない制御システム
においては、ホストプロセッサが演算処理すべき演算指
令及びデータを転送するための処理が常に、しかも高速
に必要となり、各演算処理ごとにコ・プロセッサに指令
及びデータの転送をしていたのでは、実際のロボットの
制御を精密に行うことが困難になるという問題点があっ
た。
本発明の目的は上記問題点を解決し、ホストプロセッサ
のコ・プロセッサとのデータの授受の負担を軽減するよ
うにしたコ・プロセッサ制御方式を提供することにある
。
のコ・プロセッサとのデータの授受の負担を軽減するよ
うにしたコ・プロセッサ制御方式を提供することにある
。
本発明では上記の問題点を解決するために、第１図に示
すように、 ホストプロセッサ（１）とコ・プロセッサ（４）を有す
るコ・プロセッサ制御方式において、該コ・プロセッサ
（４）が直接アクセスできるプログラムメモリ （６）
と、 前記ホストプロセッサと前記コ・プロセッサが共にアク
セスすることができる共有ＲＡＭ （５）とを有し、 前記ホストプロセッサ（１）は前記共有ＲＡＭ（５）に
処理すべき演算指令とデータを書込み、前記コ・プロセ
ッサ（４）が前記演算指令と前記データを読込み、前記
プログラムメモリ （６）を使用して、前記演算をおこ
ない、その演算結果を前記共有ＲＡＭ （５）に書込み
、前記ホストプロセッサが前記演算結果を読出すように
構成したことを特徴とするコ・プロセッサ制御方式が、
提供される。
すように、 ホストプロセッサ（１）とコ・プロセッサ（４）を有す
るコ・プロセッサ制御方式において、該コ・プロセッサ
（４）が直接アクセスできるプログラムメモリ （６）
と、 前記ホストプロセッサと前記コ・プロセッサが共にアク
セスすることができる共有ＲＡＭ （５）とを有し、 前記ホストプロセッサ（１）は前記共有ＲＡＭ（５）に
処理すべき演算指令とデータを書込み、前記コ・プロセ
ッサ（４）が前記演算指令と前記データを読込み、前記
プログラムメモリ （６）を使用して、前記演算をおこ
ない、その演算結果を前記共有ＲＡＭ （５）に書込み
、前記ホストプロセッサが前記演算結果を読出すように
構成したことを特徴とするコ・プロセッサ制御方式が、
提供される。
コ・プロセッサ（４）は専用のプログラムメモリ （６
）を有しているので、ホストプロセッサ（１）は処理す
べき複数の演算処理とそれに必要なデータを共有ＲＡＭ
（５）に書込み、これをコ・プロセッサに通知すれば
、コ・プロセッサ（４）はこれを読出し、必要な演算処
理をおこない、その結果を共有ＲＡＭ （５）に書込み
、それをホストプロセッサ（１）に通知すれば、ホスト
プロセッサ（１）はこれを読出すことができ、個々の演
算処理ごとに、指令とデータを転送する必要がな（、ホ
ストプロセッサ（１）の負担が軽減される。
）を有しているので、ホストプロセッサ（１）は処理す
べき複数の演算処理とそれに必要なデータを共有ＲＡＭ
（５）に書込み、これをコ・プロセッサに通知すれば
、コ・プロセッサ（４）はこれを読出し、必要な演算処
理をおこない、その結果を共有ＲＡＭ （５）に書込み
、それをホストプロセッサ（１）に通知すれば、ホスト
プロセッサ（１）はこれを読出すことができ、個々の演
算処理ごとに、指令とデータを転送する必要がな（、ホ
ストプロセッサ（１）の負担が軽減される。
以下本発明の一実施例を図面に基づいて説明する。
第１図に本発明の一実施例のブロック図を示す。
図において、１はホストプロセッサ、２はホストプロセ
ッサ１が実行するためのプログラム等をゆうするメモリ
、３は外部との信号のやりとりを行うためのインターフ
ェイスである。これらはいずれも、システムバス１１に
接続されている。
ッサ１が実行するためのプログラム等をゆうするメモリ
、３は外部との信号のやりとりを行うためのインターフ
ェイスである。これらはいずれも、システムバス１１に
接続されている。
４は複雑な演算処理を実行するためのコ・プロセッサで
あり、コ・プロセッサ４が使用するプログラムメモリ６
と、ホストプロセッサ１との演算指令及びそのためのデ
ータを授受するための共有ＲＡＭ５とローカルバス１２
で接続されている。
あり、コ・プロセッサ４が使用するプログラムメモリ６
と、ホストプロセッサ１との演算指令及びそのためのデ
ータを授受するための共有ＲＡＭ５とローカルバス１２
で接続されている。
システムバス１１とローカルバス１２はバッファ１３を
介して接続されている。
介して接続されている。
次に第１図の実施例の動作について述べる。ホストプロ
セッサ１は必要な演算処理及びそれに必要なデータを共
有ＲＡＭ５に書込む。例えばロボットの制御においては
、多数の可動部を複数のサーボモータで駆動し、このサ
ーボモータを制御するために、以下のような演算処理が
実時間で必要となる。
セッサ１は必要な演算処理及びそれに必要なデータを共
有ＲＡＭ５に書込む。例えばロボットの制御においては
、多数の可動部を複数のサーボモータで駆動し、このサ
ーボモータを制御するために、以下のような演算処理が
実時間で必要となる。
ここで、Ｙ、−Ｙ、％は求める答え、Ａ ＩＩＡ ＋□
・・・Ａｏ 及びＸ、〜Ｘ７は必要なデータであり、と
くにＡ １１ Ａ １ ｚ・・・Ａ ｙｌ ｐ は三
角函数を含む係数である。従って、ホストプロセッサ１
は上記のマトリックス演算の指令及びデータＡ ｌ ｌ
Ａ Ｉ ２・・・Ａｏ 及びＸ、〜Ｘ、、を共有メモ
リ５に書込み、これをコ・プロセッサ４に通知する。
・・・Ａｏ 及びＸ、〜Ｘ７は必要なデータであり、と
くにＡ １１ Ａ １ ｚ・・・Ａ ｙｌ ｐ は三
角函数を含む係数である。従って、ホストプロセッサ１
は上記のマトリックス演算の指令及びデータＡ ｌ ｌ
Ａ Ｉ ２・・・Ａｏ 及びＸ、〜Ｘ、、を共有メモ
リ５に書込み、これをコ・プロセッサ４に通知する。
コ・プロセッサはこの通知を受けて上記のマトリックス
演算をプログラムメモリ６と内蔵している演算処理プロ
グラムによって演算処理し、その答えＹ１〜Ｙ、、を予
め定められた共有ＲＡＭ５の特定の番地に書込み、それ
をホストプロセッサ１に通知する。
演算をプログラムメモリ６と内蔵している演算処理プロ
グラムによって演算処理し、その答えＹ１〜Ｙ、、を予
め定められた共有ＲＡＭ５の特定の番地に書込み、それ
をホストプロセッサ１に通知する。
ホストプロセッサ１はコ・プロセッサ４からの演算処理
の完了通知によって、答えを読出すことにより、必要な
処理が完了する。
の完了通知によって、答えを読出すことにより、必要な
処理が完了する。
以上説明したように、ホストプロセッサ１は個々の演算
処理ごとに、演算指令及びデータを授受する必要がなく
、指令及びデータを一纏めにして処理できるので、ホス
トプロセッサ１の負担が経験され、ロボット制御装置の
ように、複雑な演算を多数、実時間で処理することが可
能となる。
処理ごとに、演算指令及びデータを授受する必要がなく
、指令及びデータを一纏めにして処理できるので、ホス
トプロセッサ１の負担が経験され、ロボット制御装置の
ように、複雑な演算を多数、実時間で処理することが可
能となる。
上記の実施例ではマトリックス演算を例としてしめした
が、勿論これに限定することな（、制御すべきシステム
に応じて、一連の演算処理が一纏めにできるような、演
算処理であれば、これを−纏めにして、処理することが
できる。
が、勿論これに限定することな（、制御すべきシステム
に応じて、一連の演算処理が一纏めにできるような、演
算処理であれば、これを−纏めにして、処理することが
できる。
以上説明したように本発明では、コ・プロセッサに専用
のプログラムメモリとホストプロセッサとの情報の授受
を行う共有ＲＡＭを設けたので、ホストプロセッサは演
算処理すべき内容を一纏めにしてコ・プロセッサに処理
することができ、ホストプロセッサの処理の負担が軽減
して、高速の処理制御ができる。
のプログラムメモリとホストプロセッサとの情報の授受
を行う共有ＲＡＭを設けたので、ホストプロセッサは演
算処理すべき内容を一纏めにしてコ・プロセッサに処理
することができ、ホストプロセッサの処理の負担が軽減
して、高速の処理制御ができる。
第１図は本発明の一実施例のブロック図である。
Ｉ・−一−−−−−−−−・−・ホストプロセッサ４−
−−−−−−−−−−・−・−コ・プロセッサ５−・−
・・・・・−一−−−−共有ＲＡＭ６・−−−−一一一
一一−−−−−プログラムメモリ１１−・・−・−・−
−−−−−システムバス特許出願人 ファナック株式会
社 代理人 弁理士 服部毅巖 第１図
−−−−−−−−−−・−・−コ・プロセッサ５−・−
・・・・・−一−−−−共有ＲＡＭ６・−−−−一一一
一一−−−−−プログラムメモリ１１−・・−・−・−
−−−−−システムバス特許出願人 ファナック株式会
社 代理人 弁理士 服部毅巖 第１図
Claims (1)
- （１）ホストプロセッサとコ・プロセッサを有するコ・
プロセッサ制御方式において、 該コ・プロセッサが直接アクセスできるプログラムメモ
リと、 前記ホストプロセッサと前記コ・プロセッサが共にアク
セスすることができる共有ＲＡＭとを有し、 前記ホストプロセッサは前記共有ＲＡＭに処理すべき演
算指令とデータを書込み、前記コ・プロセッサが前記演
算指令と前記データを読込み、前記プログラムメモリを
使用して、前記演算をおこない、その演算結果を前記共
有ＲＡＭに書込み、前記ホストプロセッサが前記演算結
果を読出すように構成したことを特徴とするコ・プロセ
ッサ制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30728686A JPS63158657A (ja) | 1986-12-23 | 1986-12-23 | コ・プロセツサ制御方式 |
| PCT/JP1987/000982 WO1988004809A1 (en) | 1986-12-23 | 1987-12-15 | System for controlling coprocessors |
| EP19880900108 EP0294487A4 (en) | 1986-12-23 | 1987-12-15 | SYSTEM FOR CONTROLLING SECOND PROCESSORS. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30728686A JPS63158657A (ja) | 1986-12-23 | 1986-12-23 | コ・プロセツサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63158657A true JPS63158657A (ja) | 1988-07-01 |
Family
ID=17967300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30728686A Pending JPS63158657A (ja) | 1986-12-23 | 1986-12-23 | コ・プロセツサ制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0294487A4 (ja) |
| JP (1) | JPS63158657A (ja) |
| WO (1) | WO1988004809A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0381861A (ja) * | 1989-08-24 | 1991-04-08 | Nec Corp | マルチプロセッサシステム |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008816A (en) * | 1987-11-06 | 1991-04-16 | International Business Machines Corporation | Data processing system with multi-access memory |
| GB2244828B (en) * | 1989-04-24 | 1993-09-01 | Yokogawa Electric Corp | Programmable controller |
| FR2656710A1 (fr) * | 1989-12-29 | 1991-07-05 | Radiotechnique Compelec | Microcontroleur pour l'execution rapide d'un grand nombre d'operations decomposable en sequence d'operations de meme nature. |
| DE4027324C2 (de) * | 1990-08-29 | 1994-07-14 | Siemens Ag | Verfahren zum Betrieb eines Coprozessors in einem verteilten Rechnersystem |
| WO2001077818A2 (en) * | 2000-04-05 | 2001-10-18 | Infineon Technologies North America Corp. | Method for predicting the instruction execution latency of a de-coupled configurable co-processor |
| US6832305B2 (en) * | 2001-03-14 | 2004-12-14 | Samsung Electronics Co., Ltd. | Method and apparatus for executing coprocessor instructions |
| CN1331070C (zh) * | 2004-02-21 | 2007-08-08 | 华为技术有限公司 | 数据通信的方法及设备 |
| JP2007156824A (ja) * | 2005-12-05 | 2007-06-21 | Nec Electronics Corp | プロセッサシステム、タスク制御方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5725045A (en) * | 1980-07-22 | 1982-02-09 | Nec Corp | Data processing equipment |
| US4509116A (en) * | 1982-04-21 | 1985-04-02 | Digital Equipment Corporation | Special instruction processing unit for data processing system |
| JPS59111563A (ja) * | 1982-12-16 | 1984-06-27 | Fuji Electric Co Ltd | マルチプロセツサの制御方式 |
| US4590556A (en) * | 1983-01-17 | 1986-05-20 | Tandy Corporation | Co-processor combination |
| JPS59220821A (ja) * | 1983-05-31 | 1984-12-12 | Nec Home Electronics Ltd | コンピユ−タの共有バス制御装置 |
| JPH0766365B2 (ja) * | 1985-03-08 | 1995-07-19 | 株式会社日立製作所 | コ・プロセツサ制御方式 |
-
1986
- 1986-12-23 JP JP30728686A patent/JPS63158657A/ja active Pending
-
1987
- 1987-12-15 EP EP19880900108 patent/EP0294487A4/en not_active Withdrawn
- 1987-12-15 WO PCT/JP1987/000982 patent/WO1988004809A1/ja not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0381861A (ja) * | 1989-08-24 | 1991-04-08 | Nec Corp | マルチプロセッサシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0294487A4 (en) | 1990-02-05 |
| WO1988004809A1 (en) | 1988-06-30 |
| EP0294487A1 (en) | 1988-12-14 |
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