JPS61224063A - デ−タ転送制御装置 - Google Patents
デ−タ転送制御装置Info
- Publication number
- JPS61224063A JPS61224063A JP6597385A JP6597385A JPS61224063A JP S61224063 A JPS61224063 A JP S61224063A JP 6597385 A JP6597385 A JP 6597385A JP 6597385 A JP6597385 A JP 6597385A JP S61224063 A JPS61224063 A JP S61224063A
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- JP
- Japan
- Prior art keywords
- data
- memory
- buffer
- system bus
- transfer
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｄ Ｍ Ａ （Ｄ １ｒｅｃｔ Ｍ ｅｍｏ
ｒｙ Ａ ｃｃｅｓｓ ）による大容量のデータを高速
に転送するデータ転送制御ｌｌ装置の改良に関する。
ｒｙ Ａ ｃｃｅｓｓ ）による大容量のデータを高速
に転送するデータ転送制御ｌｌ装置の改良に関する。
（従来の技術）
ＤＭＡは通常大容量のデータをあるメモリから別のメモ
リに高速で転送する時に使われるデータ転送の手法であ
る。第３図はその一例を示す図である。システム内に設
けられた２つの記憶部、すなわちメモリ２（メモリＡ）
からメモリ３（メモリＢ）にデータを転送する場合、Ｄ
ＭＡ方式を使用しないで中央処理装置ＣＰＵ１のみで転
送を行うことは十分に可能であるが、その場合転送デー
タ量が大きくなると転送処理に長時間を要して他の仕事
の実行が遅くなると言う欠点がある。転送処理に時間が
かかるのは、メモリＡから１データをＣＰＵｌ、：′Ｍ
込んで来てはメモリＢにそのデータを書込むという処理
を総べてソフトウェアで処理しているためである。
リに高速で転送する時に使われるデータ転送の手法であ
る。第３図はその一例を示す図である。システム内に設
けられた２つの記憶部、すなわちメモリ２（メモリＡ）
からメモリ３（メモリＢ）にデータを転送する場合、Ｄ
ＭＡ方式を使用しないで中央処理装置ＣＰＵ１のみで転
送を行うことは十分に可能であるが、その場合転送デー
タ量が大きくなると転送処理に長時間を要して他の仕事
の実行が遅くなると言う欠点がある。転送処理に時間が
かかるのは、メモリＡから１データをＣＰＵｌ、：′Ｍ
込んで来てはメモリＢにそのデータを書込むという処理
を総べてソフトウェアで処理しているためである。
これに対して、ＤＭＡ方式はＤＭＡコントローラ４を介
してメモリＡとメモリＢの間でデータの転送を行うもの
で、大別して、第４図に示すようにシステムバス５のみ
を利用してデータを転送する方式と、第５図に示すよう
に補助バス６を併用してデータを転送する方式とがある
。第４図はＤＭＡコントローラ４がシステムバス５を経
由してメモリＡからデータを読出してそれを同じシステ
ムバスを用いてメモリＢに書込むという方式である。こ
れは、データの流れのみに注目するとＤＭＡを使用しな
いでＣＰＵで処理するデータ転送に類似しているが、Ｄ
ＭＡコントローラ４を使用する場合はこれを総べてハー
ドウェアで処理するという点で差異があり、ＣＰＵのみ
で処理する転送方式に比べて遥かに高速転送が可能とな
っている。
してメモリＡとメモリＢの間でデータの転送を行うもの
で、大別して、第４図に示すようにシステムバス５のみ
を利用してデータを転送する方式と、第５図に示すよう
に補助バス６を併用してデータを転送する方式とがある
。第４図はＤＭＡコントローラ４がシステムバス５を経
由してメモリＡからデータを読出してそれを同じシステ
ムバスを用いてメモリＢに書込むという方式である。こ
れは、データの流れのみに注目するとＤＭＡを使用しな
いでＣＰＵで処理するデータ転送に類似しているが、Ｄ
ＭＡコントローラ４を使用する場合はこれを総べてハー
ドウェアで処理するという点で差異があり、ＣＰＵのみ
で処理する転送方式に比べて遥かに高速転送が可能とな
っている。
一方策５図に示すような補助バスを用いる方式はこれを
更に高速にする方式である。この方式においては、シス
テムバス５はメモリＡからの読出し専用のバスとして、
また補助バス７はメモリＢへの書込み専用のバスとして
使用されている。
更に高速にする方式である。この方式においては、シス
テムバス５はメモリＡからの読出し専用のバスとして、
また補助バス７はメモリＢへの書込み専用のバスとして
使用されている。
〈発明が解決しようとする問題点）
しかしながら、この様な従来のＤＭＡ転送方式は、第４
図あるいは第５図のいずれの方式であっても、その期間
中はシステムバスをほぼ独占的に使用するため、ＣＰＵ
その他がバスを使用したくてもそれができないという欠
点があった。
図あるいは第５図のいずれの方式であっても、その期間
中はシステムバスをほぼ独占的に使用するため、ＣＰＵ
その他がバスを使用したくてもそれができないという欠
点があった。
また、第５図に示す方式の場合は、高速ではあるが、シ
ステムバスと補助バスとの２系統をコントロールしなが
らデータの転送を行うためのロジックが極めて煩雑にな
り、その結果高速性が若干失われる可能性があるという
欠点があった。
ステムバスと補助バスとの２系統をコントロールしなが
らデータの転送を行うためのロジックが極めて煩雑にな
り、その結果高速性が若干失われる可能性があるという
欠点があった。
本発明の目的は、この様な欠点を解消するもので、デー
タバスと補助バスを併用するものの、２つのバスが全く
非同期で動作するようにした状態下で、データ転送を可
能とすると同時にその高速化を図ったデータ転送制御装
置を提供することにある。
タバスと補助バスを併用するものの、２つのバスが全く
非同期で動作するようにした状態下で、データ転送を可
能とすると同時にその高速化を図ったデータ転送制御装
置を提供することにある。
（問題点を解決するための手段）
この様な目的を達成するために本発明では、高速のシス
テムバスと若干高速性の劣る補助バスを用いる構成にお
いて、Ｄ Ｍ Ａ ＩＩＪ御装置内にバッファを備え、
システムバス側と補助バス側とをそれぞれハンドシエイ
ク・ロジックによって非同期に制御し、システムバスを
ＣＰＵに間欠的に解放できるようにしたことを特徴とす
る。
テムバスと若干高速性の劣る補助バスを用いる構成にお
いて、Ｄ Ｍ Ａ ＩＩＪ御装置内にバッファを備え、
システムバス側と補助バス側とをそれぞれハンドシエイ
ク・ロジックによって非同期に制御し、システムバスを
ＣＰＵに間欠的に解放できるようにしたことを特徴とす
る。
（実施例）
以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係るデータ転送制御装置の一実施例を示す構成図
である。この図において、第３図と同等部分には同一符
号を付す。図はメモリＡからメモリＢへのデータ転送の
場合を例にとうて示したものである。図において、１０
はＤＭＡコントローラであり、アドレス・ジェネレータ
１１（アドレス・ジェネレータＡ）、アドレス・ジェネ
レータ１２（アドレス・ジェネレータＢ）、ハンドシエ
イク・ロジック１３（ハンドシエイク・ロジックＡ）、
ハンドシエイク・ロジック１４（ハンドシエイク・ロジ
ックＢ）及びバッファ１５からなる。バッファ１５とし
ては、例えば、Ｆｌ １”Ｑ （Ｆｉｒｓｔ ｎ Ｆ
ｉｒｓｔ Ｑｕｔ）メモリを使用することができる。
発明に係るデータ転送制御装置の一実施例を示す構成図
である。この図において、第３図と同等部分には同一符
号を付す。図はメモリＡからメモリＢへのデータ転送の
場合を例にとうて示したものである。図において、１０
はＤＭＡコントローラであり、アドレス・ジェネレータ
１１（アドレス・ジェネレータＡ）、アドレス・ジェネ
レータ１２（アドレス・ジェネレータＢ）、ハンドシエ
イク・ロジック１３（ハンドシエイク・ロジックＡ）、
ハンドシエイク・ロジック１４（ハンドシエイク・ロジ
ックＢ）及びバッファ１５からなる。バッファ１５とし
ては、例えば、Ｆｌ １”Ｑ （Ｆｉｒｓｔ ｎ Ｆ
ｉｒｓｔ Ｑｕｔ）メモリを使用することができる。
アドレス・ジェネレータ１１は、メモリＡのアドレスを
発生するカウンタであり、アドレス・ジェネレータ１２
は、メモリＢのアドレスを発生するカウンタである。
発生するカウンタであり、アドレス・ジェネレータ１２
は、メモリＢのアドレスを発生するカウンタである。
ハンドシエイク・ロジック１３は、アドレス・ジェネレ
ータ１１とＦＩＦＯメモリ１５のデータ入力側とをコン
トロールしつつシステムバスを用いてメモリＡからＦＩ
ＦＯメモリにデータを転送する際のコマンドを制御する
ものである。
ータ１１とＦＩＦＯメモリ１５のデータ入力側とをコン
トロールしつつシステムバスを用いてメモリＡからＦＩ
ＦＯメモリにデータを転送する際のコマンドを制御する
ものである。
また、ハンドシエイク・ロジック１３には、適当な周期
でシステムの制御をＣＰＵに解放するための論理回路を
含む。
でシステムの制御をＣＰＵに解放するための論理回路を
含む。
ハンドシエイク・ロジック１４は、アドレス・ジェネレ
ータ１２とＦＩＦＯメモリ１５のデータ出力側とをコン
トロールしつつ補助バスを用いてＦＩＦＯメモリからメ
モリＢにデータを転送する際のコマンドを制御・するも
のである。
ータ１２とＦＩＦＯメモリ１５のデータ出力側とをコン
トロールしつつ補助バスを用いてＦＩＦＯメモリからメ
モリＢにデータを転送する際のコマンドを制御・するも
のである。
このような構成における動作を第２図を参照して次に説
明する。ここではメモリＡからメモリＢへの転送の場合
の動作を述べる。ＣＰＵからのＤＭＡスタート指定によ
り、ハンドシエイク・ロジックＡが動作を開始し、メモ
リＡからＦＩＦＯのデータ入力側にデータを転送する。
明する。ここではメモリＡからメモリＢへの転送の場合
の動作を述べる。ＣＰＵからのＤＭＡスタート指定によ
り、ハンドシエイク・ロジックＡが動作を開始し、メモ
リＡからＦＩＦＯのデータ入力側にデータを転送する。
このデータがＦＩＦＯの出力側に到達した後ハンドシエ
イク・ロジックＢが動作を始める。ＦＩＦＯは多数のデ
ータを保持できるため、システムバス側を高速に動作さ
せることにより、適当な周期でバスを解放し、この間（
ｉｌｌｊ２）にＣＰＵへ他の処理動作を解放する。
イク・ロジックＢが動作を始める。ＦＩＦＯは多数のデ
ータを保持できるため、システムバス側を高速に動作さ
せることにより、適当な周期でバスを解放し、この間（
ｉｌｌｊ２）にＣＰＵへ他の処理動作を解放する。
このようにして、ハンドシエイク・ロジックＡがＦＩＦ
Ｏに書込まれたデータを総べてメモリＢに転送すること
によりＤＭＡ動作が終了する。
Ｏに書込まれたデータを総べてメモリＢに転送すること
によりＤＭＡ動作が終了する。
なお、バッファ１５として実施例ではＦＩＦＯメモリを
使用したが、普通のレジスタをパイプラインに重ねたも
のを使用してもよい。
使用したが、普通のレジスタをパイプラインに重ねたも
のを使用してもよい。
また、実施例では、メモリ八からメモリＢへのデータ転
送の場合を示したが、逆にメモリ８からメモリＡへのデ
ータ転送も可能である。その場合、バッフ？１５のデー
タの入出力の方向が第１図の場合とは逆向きとなるよう
にしておく必要がある。
送の場合を示したが、逆にメモリ８からメモリＡへのデ
ータ転送も可能である。その場合、バッフ？１５のデー
タの入出力の方向が第１図の場合とは逆向きとなるよう
にしておく必要がある。
（発明の効果）
以上説明したように、本発明によれば、２つのバスを全
く非同期で動作させながら、ＤＭＡ方式でデータの転送
を行うことができるようになっており、次のような特徴
を有する。
く非同期で動作させながら、ＤＭＡ方式でデータの転送
を行うことができるようになっており、次のような特徴
を有する。
■ＣＰＵと接続されるバス側を高速にすることにより、
ＤＭＡ中でもＣＰＵが周期的にバスを使用することが可
能となり、システムとしての性能が向上する。
ＤＭＡ中でもＣＰＵが周期的にバスを使用することが可
能となり、システムとしての性能が向上する。
■上記■の利点に加えて更にＤＭＡはシステムとして可
能な最高速で動作できるという利点がある。
能な最高速で動作できるという利点がある。
■２つのバスが完全非同期のため、ハンドシエイク・ロ
ジックは双方が独立し他方を全く意識せずに動作してよ
く、従ってそのために回路構成が簡単になるという特徴
がある。
ジックは双方が独立し他方を全く意識せずに動作してよ
く、従ってそのために回路構成が簡単になるという特徴
がある。
第１図は本発明に係るデータ転送制御装置の一実施例を
示す構成図、第２図は動作を説明するためのタイムチャ
ート、第３図ないし第５図は従来のＤＭＡ方式によるデ
ータ転送を説明するための説明因である。 １・・・ＣＰｔＪ、２．３・・・メモリ、５・・・シス
テムバス、６・・・補助バス、１１．１２・・・アドレ
ス・ジェネレータ、１３．１４・・・ハンドシエイク・
ロジック、１５・・・バッファ。 代理人 弁理士 小 沢 信 助 第１図 第Ｚ図
示す構成図、第２図は動作を説明するためのタイムチャ
ート、第３図ないし第５図は従来のＤＭＡ方式によるデ
ータ転送を説明するための説明因である。 １・・・ＣＰｔＪ、２．３・・・メモリ、５・・・シス
テムバス、６・・・補助バス、１１．１２・・・アドレ
ス・ジェネレータ、１３．１４・・・ハンドシエイク・
ロジック、１５・・・バッファ。 代理人 弁理士 小 沢 信 助 第１図 第Ｚ図
Claims (1)
- 【特許請求の範囲】 ＣＰＵ側に接続されるシステムバスと、このシステムバ
スとは非同期でしかもシステムバスよりはより低速で動
作する補助バスとの２つの別々なバスより転送される転
送データを一時的に蓄えるバッファと、 前記システムバスを介してＤＭＡ方式でメモリと前記バ
ッファとの間でデータを転送するためにタイミング制御
を行うハンドシエイク・ロジックと、 前記補助バスを介してＤＭＡ方式で他のメモリと前記バ
ッファとの間でデータを転送するためにタイミング制御
を行う他のハンドシエイク・ロジックと を具備し、前記ハンドシエイク・ロジックはデータ転送
中にシステムバスをＣＰＵに間欠的に解放し得るように
したことを特徴とするデータ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6597385A JPS61224063A (ja) | 1985-03-29 | 1985-03-29 | デ−タ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6597385A JPS61224063A (ja) | 1985-03-29 | 1985-03-29 | デ−タ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61224063A true JPS61224063A (ja) | 1986-10-04 |
Family
ID=13302448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6597385A Pending JPS61224063A (ja) | 1985-03-29 | 1985-03-29 | デ−タ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224063A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6398755A (ja) * | 1986-10-16 | 1988-04-30 | Fujitsu Ltd | ダイレクトメモリアクセス制御装置 |
| EP0330110A2 (en) * | 1988-02-25 | 1989-08-30 | Fujitsu Limited | Direct memory access controller |
| KR100395383B1 (ko) * | 1999-12-27 | 2003-08-21 | 마쯔시다덴기산교 가부시키가이샤 | 데이터 전송 장치 |
-
1985
- 1985-03-29 JP JP6597385A patent/JPS61224063A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6398755A (ja) * | 1986-10-16 | 1988-04-30 | Fujitsu Ltd | ダイレクトメモリアクセス制御装置 |
| EP0330110A2 (en) * | 1988-02-25 | 1989-08-30 | Fujitsu Limited | Direct memory access controller |
| KR100395383B1 (ko) * | 1999-12-27 | 2003-08-21 | 마쯔시다덴기산교 가부시키가이샤 | 데이터 전송 장치 |
| US6782433B2 (en) | 1999-12-27 | 2004-08-24 | Matsushita Electric Industrial Co., Ltd. | Data transfer apparatus |
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