JPS6398755A - ダイレクトメモリアクセス制御装置 - Google Patents
ダイレクトメモリアクセス制御装置Info
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- JPS6398755A JPS6398755A JP24590386A JP24590386A JPS6398755A JP S6398755 A JPS6398755 A JP S6398755A JP 24590386 A JP24590386 A JP 24590386A JP 24590386 A JP24590386 A JP 24590386A JP S6398755 A JPS6398755 A JP S6398755A
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- Japan
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- 230000015654 memory Effects 0.000 title claims abstract description 41
- 239000000872 buffer Substances 0.000 description 16
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 2
- 101150043088 DMA1 gene Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
それぞれ第１および第２のバスを備えたホストコンピュ
ータとチャネルとの間のデータ転送を制御するダイレク
トメモリアクセス（ＤＭＡ）制御耳装置であって、ホス
ト側（第１のメモリ）およびチャネル側（第２のメモリ
）のアドレスデータを同一信号線に時系列に出力するＤ
ＭＡ制御回路を使用し、転送方向に基づくシーケンスで
出力された第１．第２のアドレスデータをそれぞれ第１
および第２のバスに分配するとともに、バス間に接続さ
れたデータランチ回路を制御してデータ転送を行うＤＭ
Ａ制御装置を提供する。
ータとチャネルとの間のデータ転送を制御するダイレク
トメモリアクセス（ＤＭＡ）制御耳装置であって、ホス
ト側（第１のメモリ）およびチャネル側（第２のメモリ
）のアドレスデータを同一信号線に時系列に出力するＤ
ＭＡ制御回路を使用し、転送方向に基づくシーケンスで
出力された第１．第２のアドレスデータをそれぞれ第１
および第２のバスに分配するとともに、バス間に接続さ
れたデータランチ回路を制御してデータ転送を行うＤＭ
Ａ制御装置を提供する。
本発明は、それぞれのバスを備えたホストコンピュータ
とチャネルとの間におけるＤＭＡ転送を制御するＤＭＡ
制御装置の改良に関する。
とチャネルとの間におけるＤＭＡ転送を制御するＤＭＡ
制御装置の改良に関する。
第１のバス（主バス）を有するホストと第２のバス（副
バス）を有するチャネルとの間のＤＭＡ転送制御装置は
、共通バス内でのＤＭＡと比較して、ホスト側のアドレ
スを発生する回路が必要であり、このため回路の小型化
が要望されている。
バス）を有するチャネルとの間のＤＭＡ転送制御装置は
、共通バス内でのＤＭＡと比較して、ホスト側のアドレ
スを発生する回路が必要であり、このため回路の小型化
が要望されている。
第３図はホストとチャネル間でＤＭＡ転送を行う従来の
ＤＭＡ制御装置説明図である。
ＤＭＡ制御装置説明図である。
図中、
８はホスト側のプロセッサユニット（ホストＣＰＵ）、
１はホスト側の主メモリ、９はチャネル側のＣＰＵ （
チャネルＣＰＵ）、２はチャネル側の副メモリであり、
ホスト側の各部は主バス１００に、チャネル側の各部は
副バス１０１に接続される。
１はホスト側の主メモリ、９はチャネル側のＣＰＵ （
チャネルＣＰＵ）、２はチャネル側の副メモリであり、
ホスト側の各部は主バス１００に、チャネル側の各部は
副バス１０１に接続される。
このホスト側とチャネル側との間でＤＭＡ転送を行うた
め、チャネル側のアドレスを発生するとともに各部の転
送制御を行うＤ Ｍ Ａ ＩＩ御回路１１、ホスト側の
アドレスを発生するアドレス発生回路１４、およびバッ
ファ１２．１３とで構成されるＤＭＡ制御装置１０が設
けられる。
め、チャネル側のアドレスを発生するとともに各部の転
送制御を行うＤ Ｍ Ａ ＩＩ御回路１１、ホスト側の
アドレスを発生するアドレス発生回路１４、およびバッ
ファ１２．１３とで構成されるＤＭＡ制御装置１０が設
けられる。
以下、主メモリ１より副メモリ２にデータを転送する場
合を例として、上記構成によるＤＭＡ転送動作を説明す
る。
合を例として、上記構成によるＤＭＡ転送動作を説明す
る。
ホストＣＰＵ８より転送指令が出されると、チャネルＣ
ＰＵ９は転送先の副メモリ２のアドレス７データ長等を
Ｄ Ｍ Ａ ＩＩ御回路１１に通知し、転送データ６０
の主メモリ１上のアドレスをアドレス発生回路１４に格
納する。
ＰＵ９は転送先の副メモリ２のアドレス７データ長等を
Ｄ Ｍ Ａ ＩＩ御回路１１に通知し、転送データ６０
の主メモリ１上のアドレスをアドレス発生回路１４に格
納する。
ＤＭＡ転送が開始されると、Ｄ Ｍ Ａ ＄ＩＩＪ１１
回路１１はバッファ１２を開いて、アドレス発生回路１
４が出力する主メモリ１のアドレスデータ５０を主ハス
１００に出力し、それに基づき出力された転送データ６
０をアドレスデータ５１とともに副バス１０１に出力し
て、副メモリ２に格納する。
回路１１はバッファ１２を開いて、アドレス発生回路１
４が出力する主メモリ１のアドレスデータ５０を主ハス
１００に出力し、それに基づき出力された転送データ６
０をアドレスデータ５１とともに副バス１０１に出力し
て、副メモリ２に格納する。
ブロック転送のときは、転送元および転送先のアドレス
データ５０．５１を歩進して、上記転送動作を繰り返え
す。
データ５０．５１を歩進して、上記転送動作を繰り返え
す。
以上の説明のごとく、それぞれ主バス、副バスを備える
従来のホスト−チャネル間のＤＭＡ転送では、ホスト側
のアドレスを指定するアドレス発生回路１４が必要であ
った。
従来のホスト−チャネル間のＤＭＡ転送では、ホスト側
のアドレスを指定するアドレス発生回路１４が必要であ
った。
このアドレス発生回路１４は、チャネルＣＰＵにより先
頭アドレスが設定されるとともに、ＤＭＡ制御回路によ
ってそのアドレスを歩進する機能を存するもので、小型
化の妨げとなっている。
頭アドレスが設定されるとともに、ＤＭＡ制御回路によ
ってそのアドレスを歩進する機能を存するもので、小型
化の妨げとなっている。
本発明は、上記問題点に鑑み、小型且つ安価なりＭＡ制
御装置を提供することを目的とするものである。
御装置を提供することを目的とするものである。
上記目的のため、本発明のＤ Ｍ Ａ 制御装置は、第
１図本発明の原理説明図に示すように、第１のメモリ
（１）のアドレスを指定する第１のアドレスデータ（５
０）と第２のメモリ （２）のアドレスを指定する第２
のアドレスデータ（５１）とを転送方向に基づくシーケ
ンスで同一信号線に出力するダイレクトメモリアクセス
制御回路（３）と、 該ダイレクトメモリアクセス制御回路（３）より出力さ
れる第１および第２のアドレスデータ（５０，５１＞を
それぞれ第１および第２のバス（１００゜１０１）とに
分配するセレクタ（４）と、第１および第２のバス間に
設けたデータラッチ回路（６）を制御して、所定の転送
方向にデータを転送する制御部（７）と を備える。
１図本発明の原理説明図に示すように、第１のメモリ
（１）のアドレスを指定する第１のアドレスデータ（５
０）と第２のメモリ （２）のアドレスを指定する第２
のアドレスデータ（５１）とを転送方向に基づくシーケ
ンスで同一信号線に出力するダイレクトメモリアクセス
制御回路（３）と、 該ダイレクトメモリアクセス制御回路（３）より出力さ
れる第１および第２のアドレスデータ（５０，５１＞を
それぞれ第１および第２のバス（１００゜１０１）とに
分配するセレクタ（４）と、第１および第２のバス間に
設けたデータラッチ回路（６）を制御して、所定の転送
方向にデータを転送する制御部（７）と を備える。
第１ （ホスト側）および第２（チャネル側）のアドレ
スデータ５０．５１を転送方向に基づき時系列に出力す
るＤＭＡ１！１ＩＩ１１回路として、集積化されたもの
（例えば、６８４５０ＤＭＡＣ）を使用し、その出力さ
れた第１および第２のアドレスデータをそれぞれ対応す
る第１のバス（主バス）１００および第２のバス（副バ
ス）１０１に分配する。
スデータ５０．５１を転送方向に基づき時系列に出力す
るＤＭＡ１！１ＩＩ１１回路として、集積化されたもの
（例えば、６８４５０ＤＭＡＣ）を使用し、その出力さ
れた第１および第２のアドレスデータをそれぞれ対応す
る第１のバス（主バス）１００および第２のバス（副バ
ス）１０１に分配する。
例えば、ホスト側よりチャネル側にデータを転送する場
合、第１のアドレスデータ５０を主バス１００に出力し
、これに基づいて主メモリｌより主バス１００に出力さ
れた転送データ６０をデータラッチ回路７に捕捉する。
合、第１のアドレスデータ５０を主バス１００に出力し
、これに基づいて主メモリｌより主バス１００に出力さ
れた転送データ６０をデータラッチ回路７に捕捉する。
次に第２のアドレスデータ５１を副バス１０１上に出力
し、ランチされた前記転送データ６０を副バス１０１上
に出力して副メモリ２に格納する。
し、ランチされた前記転送データ６０を副バス１０１上
に出力して副メモリ２に格納する。
副バス１０１より主バス１００ヘデータを転送するとき
は、第２のアドレスデータ５１、第１のアドレスデータ
５０の順でＤＭＡ５！ＩＩｌ′ｍ回路３より出力され、
これを前記同様に副バス１０１．主バス１００に分配し
、データラッチ回路７を経由してデータを転送する。
は、第２のアドレスデータ５１、第１のアドレスデータ
５０の順でＤＭＡ５！ＩＩｌ′ｍ回路３より出力され、
これを前記同様に副バス１０１．主バス１００に分配し
、データラッチ回路７を経由してデータを転送する。
以上のどと（、第１および第２のアドレスデータを転送
方向に基づくシーケンスで時系列に出力するＤＭＡｌ１
］′ｍ回路を使用し、このアドレスデータをセレクタ４
によって対応するバスに出力することにより簡易なりＭ
Ａ転送装置が実現できる。
方向に基づくシーケンスで時系列に出力するＤＭＡｌ１
］′ｍ回路を使用し、このアドレスデータをセレクタ４
によって対応するバスに出力することにより簡易なりＭ
Ａ転送装置が実現できる。
なお、データラッチ回路６に転送データ６０を捕捉する
ことにより、転送側のバスを速やかに空状態にすること
ができ、バス使用効率を高める効果がある。
ことにより、転送側のバスを速やかに空状態にすること
ができ、バス使用効率を高める効果がある。
第２図を参照しつつ、本発明の詳細な説明する。
本実施例は、転送データを一旦蓄積するデータバッファ
を備えたＤＭＡ制御回路を使用した例を示すもので、 第２図（ａ）は実施例のＤＭＡ制御装置ブロック図、第
２図（′ｂ）はＤＭＡ制御回路ブロック図、第２図（Ｃ
）はホスト−チャネル転送動作タイムチャート図である
。
を備えたＤＭＡ制御回路を使用した例を示すもので、 第２図（ａ）は実施例のＤＭＡ制御装置ブロック図、第
２図（′ｂ）はＤＭＡ制御回路ブロック図、第２図（Ｃ
）はホスト−チャネル転送動作タイムチャート図である
。
第２図（ａ）において、
３はＤＭＡ制御回路、
４は、第１ （ホスト側）のアドレスデータ５０と第２
（チャネル側）のアドレスデータ５１とを主バス１００
および副バス１００に分配するセレクタであって、ＤＭ
Ａｌｌｌｆｔ１１回路３が出力する確認信号ＡＣＫによ
って、主バス１００および副バス１０１のいずれか一方
の出力をネゲート（無効化）するもの、 ６は、それぞれ転送側の転送データ６０をラッチすると
ともに、受信側にその転送データ６０を出力するラッチ
回路、 １７はアドレスラッチ回路、 ５．１８はバッファ、 ７は上記各部を制御する制御部、 であり、ＤＭＡＭ御装置１５は上記各部で構成される。
（チャネル側）のアドレスデータ５１とを主バス１００
および副バス１００に分配するセレクタであって、ＤＭ
Ａｌｌｌｆｔ１１回路３が出力する確認信号ＡＣＫによ
って、主バス１００および副バス１０１のいずれか一方
の出力をネゲート（無効化）するもの、 ６は、それぞれ転送側の転送データ６０をラッチすると
ともに、受信側にその転送データ６０を出力するラッチ
回路、 １７はアドレスラッチ回路、 ５．１８はバッファ、 ７は上記各部を制御する制御部、 であり、ＤＭＡＭ御装置１５は上記各部で構成される。
第２図（ｂ）は、集積化されたＤＭＡ制御回路３の概略
構成を示すもので、ホスト側のアドレスデータ５０を出
力するアドレスレジスタ２０ａと、チャネル側のアドレ
スデータ５１を出力するアドレスレジスタ２０ｂの２組
のアドレスレジスタと、転送データ６０を書込み読出し
するデータバッファ２１と、図示省略した制御部等より
構成されている。
構成を示すもので、ホスト側のアドレスデータ５０を出
力するアドレスレジスタ２０ａと、チャネル側のアドレ
スデータ５１を出力するアドレスレジスタ２０ｂの２組
のアドレスレジスタと、転送データ６０を書込み読出し
するデータバッファ２１と、図示省略した制御部等より
構成されている。
上記アドレスレジスタ２０ａ、２０ｂ、データバッファ
２１に対する信号線は共通のバスが使用され、アドレス
データ、転送データは時分割で出力される。
２１に対する信号線は共通のバスが使用され、アドレス
データ、転送データは時分割で出力される。
例えば、アドレス線Ａ８〜Ａ２３とデータ線ＤＯ〜Ｄ１
５とは共通の信号線で構成されており、アドレスデータ
５０．５１はアドレスラッチ回路１７にラッチしてバス
上に所定時間出力する。
５とは共通の信号線で構成されており、アドレスデータ
５０．５１はアドレスラッチ回路１７にラッチしてバス
上に所定時間出力する。
データバッファ２１は、リードモードのとき、チャネル
レディ信号ＤＴＡＣＫにより、副バス１０１上に出力さ
れた転送データ６０を格納し、ライトモードのとき、チ
ャネルレディ信号ＤＴＡＣＫにより副バス１０１上への
出力を終了する。
レディ信号ＤＴＡＣＫにより、副バス１０１上に出力さ
れた転送データ６０を格納し、ライトモードのとき、チ
ャネルレディ信号ＤＴＡＣＫにより副バス１０１上への
出力を終了する。
以下、第２図（Ｃ）を参照しつつ、ホスト側の主メモリ
１よりチャネル側の副メモリ２へのデータ転送を例とし
てＤＭＡ動作を説明する。
１よりチャネル側の副メモリ２へのデータ転送を例とし
てＤＭＡ動作を説明する。
（１）ホストｃｐｕｓより、主メモリ１上の転送データ
６０のアドレスを指定して、チャネルＣＰＵ９にデータ
転送を通知すると、チャネルＣＰＵ９はＤＭＡ制御回路
３に主メモリ１の先頭アドレス。
６０のアドレスを指定して、チャネルＣＰＵ９にデータ
転送を通知すると、チャネルＣＰＵ９はＤＭＡ制御回路
３に主メモリ１の先頭アドレス。
副メモリ２の先頭アドレス、データ長等をセットしてＤ
ＭＡを開始する。（ＤＭＡスタート）（２１ＤＭＡ制御
回路３がリードモード信号Ｒとともに出力したアドレス
データ５０は、アドレスランチ回路１７にラッチされ、
セレクタ４．へ°ツファ１７を介して主バス１００に出
力される。
ＭＡを開始する。（ＤＭＡスタート）（２１ＤＭＡ制御
回路３がリードモード信号Ｒとともに出力したアドレス
データ５０は、アドレスランチ回路１７にラッチされ、
セレクタ４．へ°ツファ１７を介して主バス１００に出
力される。
このアドレスデータ５０により、ホストレディ信号（例
えばデータストローブ信号’）ＤＴＳＴＢとともに所定
の転送データ６０が主メモリ１より主バス１００上に出
力される。（第２図（ｂ）−■）（３）制御部７は、ホ
ストレディ信号ＤＴＳＴＢ信号を受信してバッファライ
ト信号ＢＷを出力し、転送データ６０をデータランチ回
路７にラッチせしめるとともに、チャネルレディ信号Ｄ
ＴＡＣＫをＤＭＡ制御回路３に出力する。
えばデータストローブ信号’）ＤＴＳＴＢとともに所定
の転送データ６０が主メモリ１より主バス１００上に出
力される。（第２図（ｂ）−■）（３）制御部７は、ホ
ストレディ信号ＤＴＳＴＢ信号を受信してバッファライ
ト信号ＢＷを出力し、転送データ６０をデータランチ回
路７にラッチせしめるとともに、チャネルレディ信号Ｄ
ＴＡＣＫをＤＭＡ制御回路３に出力する。
この結果、データラッチ回路６より副バス１０１に出力
されている転送データ６０がデータバッファ２１に格納
される。■ 〔チャネル副メモリライトサイクル〕 （４）セレクタ４が切換えられて第２のアドレスデータ
５１が副バス１０１に出力されるとともに、チャネルレ
ディ信号ＤＴＡＣＫが制御部７よりＤＭＡ制御回路３に
出力され、データバッファ２１に格納された転送データ
６０が副バス１０１上に出力され、副メモリ２の所定ア
ドレスに格納される。■ ブロック転送の場合は、ＤＭＡ制御回路３によりアドレ
スデータ５０，５１が歩進され、所定のブロック転送が
完了するまで上記動作が繰り返される。
されている転送データ６０がデータバッファ２１に格納
される。■ 〔チャネル副メモリライトサイクル〕 （４）セレクタ４が切換えられて第２のアドレスデータ
５１が副バス１０１に出力されるとともに、チャネルレ
ディ信号ＤＴＡＣＫが制御部７よりＤＭＡ制御回路３に
出力され、データバッファ２１に格納された転送データ
６０が副バス１０１上に出力され、副メモリ２の所定ア
ドレスに格納される。■ ブロック転送の場合は、ＤＭＡ制御回路３によりアドレ
スデータ５０，５１が歩進され、所定のブロック転送が
完了するまで上記動作が繰り返される。
なお、前述したようにデータラッチ回路６へのランチ動
作が終了すると、図示省略したレディ信号を直ちに応答
して転送側のバスを空状態に設定することができ、バス
の使用効率を高める効果がある。■ ＤＭＡ制御回路３は、共通バス上でＤＭＡ転送を行うホ
スト側と入出力装置側のアドレスを時分割に出力するよ
うに構成されたもので、上述のごとくセレクタを使用し
て分配制御することにより、バス間のＤＭＡ制御装置を
簡易に構成することができる。
作が終了すると、図示省略したレディ信号を直ちに応答
して転送側のバスを空状態に設定することができ、バス
の使用効率を高める効果がある。■ ＤＭＡ制御回路３は、共通バス上でＤＭＡ転送を行うホ
スト側と入出力装置側のアドレスを時分割に出力するよ
うに構成されたもので、上述のごとくセレクタを使用し
て分配制御することにより、バス間のＤＭＡ制御装置を
簡易に構成することができる。
以上説明したように、本発明のＤＭＡ制御装置は、２組
のアドレスデータを同一信号線に時系列に出力するＤＭ
Ａ制御回路を使用し、バス間のＤＭＡ制御を簡易に実現
したものであるから、簡易化、小型化に多大の効果があ
る。
のアドレスデータを同一信号線に時系列に出力するＤＭ
Ａ制御回路を使用し、バス間のＤＭＡ制御を簡易に実現
したものであるから、簡易化、小型化に多大の効果があ
る。
第１図は本発明の原理説明図、
第２図（ａ）は実施例の０ＭＡ１１１御装置ブロツク図
、第２図（ｂ）はＤＭＡ制御回路ブロック図、第２図（
ｅ）はホスト−チャネル転送動作フローチャート図、 第３図は従来のＤＭＡ＊ＪＪ装置説明図、である。図中
、 １は第１のメモリ （主メモリ）、 ２は第２のメモリ （副メモリ）、 ３はダイレクトメモリアクセス制御回路（ＤＭＡ制御回
路）、 ４はセレクタ、 ５はバッファ、６はデータラ
ッチ回路、７は制御部、 ８はホストコンピュータ（ホストＣＰＵ）、９はチャネ
ルコンピュータ（チャネルＣＰＵ）、１０はＤＭＡ制御
装置、１１はＤＭＡ制御回路、１２．１３はバッファ、 １４はアドレス発生回路、 １５はＤＭＡ制御装置、 １７はアドレスラッチ回路、 １８はバッファ、 ２０ａ、２０ｂはアドレスレジスタ、 ２１はデータバッファ、 ５０は第１のアドレスデータ、 ５１は第２のアドレスデータ、 ６０は転送データ、 １００は第１のバス（主バス）、 １０１は第２のバス（副バス）、 である。
、第２図（ｂ）はＤＭＡ制御回路ブロック図、第２図（
ｅ）はホスト−チャネル転送動作フローチャート図、 第３図は従来のＤＭＡ＊ＪＪ装置説明図、である。図中
、 １は第１のメモリ （主メモリ）、 ２は第２のメモリ （副メモリ）、 ３はダイレクトメモリアクセス制御回路（ＤＭＡ制御回
路）、 ４はセレクタ、 ５はバッファ、６はデータラ
ッチ回路、７は制御部、 ８はホストコンピュータ（ホストＣＰＵ）、９はチャネ
ルコンピュータ（チャネルＣＰＵ）、１０はＤＭＡ制御
装置、１１はＤＭＡ制御回路、１２．１３はバッファ、 １４はアドレス発生回路、 １５はＤＭＡ制御装置、 １７はアドレスラッチ回路、 １８はバッファ、 ２０ａ、２０ｂはアドレスレジスタ、 ２１はデータバッファ、 ５０は第１のアドレスデータ、 ５１は第２のアドレスデータ、 ６０は転送データ、 １００は第１のバス（主バス）、 １０１は第２のバス（副バス）、 である。
Claims (1)
- 【特許請求の範囲】 第１のバス（１００）および第２のバス（１０１）にそ
れぞれ接続された第１および第２のメモリ（１、２）間
でダイレクトメモリアクセスによるデータ転送を行うダ
イレクトメモリアクセス制御装置であって、 第１のメモリ（１）のアドレスを指定する第１のアドレ
スデータ（５０）と第２のメモリ（２）のアドレスを指
定する第２のアドレスデータ（５１）とを転送方向に基
づくシーケンスで同一信号線に出力するダイレクトメモ
リアクセス制御回路（３）と、 該ダイレクトメモリアクセス制御回路（３）より出力さ
れる第１および第２のアドレスデータ（５０、５１）を
それぞれ第１および第２のバス（１００、１０１）とに
分配するセレクタ（４）と、 第１および第２のバス間に設けたデータラッチ回路（６
）を制御して、所定の転送方向にデータを転送する制御
部（７）と を備えることを特徴とするダイレクトメモリアクセス制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24590386A JPS6398755A (ja) | 1986-10-16 | 1986-10-16 | ダイレクトメモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24590386A JPS6398755A (ja) | 1986-10-16 | 1986-10-16 | ダイレクトメモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6398755A true JPS6398755A (ja) | 1988-04-30 |
Family
ID=17140536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24590386A Pending JPS6398755A (ja) | 1986-10-16 | 1986-10-16 | ダイレクトメモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6398755A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03160545A (ja) * | 1989-11-13 | 1991-07-10 | Internatl Business Mach Corp <Ibm> | インタフェース回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224063A (ja) * | 1985-03-29 | 1986-10-04 | Yokogawa Electric Corp | デ−タ転送制御装置 |
-
1986
- 1986-10-16 JP JP24590386A patent/JPS6398755A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224063A (ja) * | 1985-03-29 | 1986-10-04 | Yokogawa Electric Corp | デ−タ転送制御装置 |
Cited By (1)
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| JPH03160545A (ja) * | 1989-11-13 | 1991-07-10 | Internatl Business Mach Corp <Ibm> | インタフェース回路 |
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