JPS60181959A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS60181959A JPS60181959A JP59038087A JP3808784A JPS60181959A JP S60181959 A JPS60181959 A JP S60181959A JP 59038087 A JP59038087 A JP 59038087A JP 3808784 A JP3808784 A JP 3808784A JP S60181959 A JPS60181959 A JP S60181959A
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- JP
- Japan
- Prior art keywords
- data
- processor
- transfer
- data buffer
- buffer
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
- G06F2205/067—Bidirectional FIFO, i.e. system allowing data transfer in two directions
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- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数の7”ロセツサからなるマルチプロセッサ
システムに関し、特に複数のマイクロプロセッサ間のデ
ータ転送に使用さnるものである。
システムに関し、特に複数のマイクロプロセッサ間のデ
ータ転送に使用さnるものである。
〔発明の技術的背景およびその問題点〕従来、複数のマ
イクロプロセッサ間でデータ全転送する方式としては、
工10接続方式と呼ばnるもの、F工F O(Firs
t−工n First−Out )コントローラ音用す
る方式および共通メモリを用いる方式などが提案さnて
いる。以下、添付図面の第1図乃至第8図を参照して従
来技術全説明する。
イクロプロセッサ間でデータ全転送する方式としては、
工10接続方式と呼ばnるもの、F工F O(Firs
t−工n First−Out )コントローラ音用す
る方式および共通メモリを用いる方式などが提案さnて
いる。以下、添付図面の第1図乃至第8図を参照して従
来技術全説明する。
なお、以下の図面の説明において同一要素は同一符号で
示す。
示す。
第1図は工10接続方式と呼ば扛るシステムの構成図で
ある。第1のプロセッサ1へのデータの入出力を制御す
る並列入出力コントローラ(P工O)2と、第2のプロ
セッサ8へのデータの入出力全制御する並列入出力コン
トローラ(P工A)4は互いに2本の8ビット用データ
ライン5.6によシ接続さnている。第1のプロセッサ
1からの転送データはバス7を介してPIO2に与えら
れ、データライン5を介してP工A4から第2のプロセ
ッサ8に与えられる。また、第2のプロセッサ8からの
転送データはバス8金介してPIA4に与えらn1デー
タライン6會介してPIO2から第1のプロセッサ1に
与えられる。
ある。第1のプロセッサ1へのデータの入出力を制御す
る並列入出力コントローラ(P工O)2と、第2のプロ
セッサ8へのデータの入出力全制御する並列入出力コン
トローラ(P工A)4は互いに2本の8ビット用データ
ライン5.6によシ接続さnている。第1のプロセッサ
1からの転送データはバス7を介してPIO2に与えら
れ、データライン5を介してP工A4から第2のプロセ
ッサ8に与えられる。また、第2のプロセッサ8からの
転送データはバス8金介してPIA4に与えらn1デー
タライン6會介してPIO2から第1のプロセッサ1に
与えられる。
上呂ピの如く第1図に示す装置によ扛ば、第1゜紀2の
プロセッサ1.8からの転送データ全互いの相手のプロ
セッサに転送することができる。しかし、1バイトづつ
しかデータを転送できないため、転送効率が悪いという
欠点がある。
プロセッサ1.8からの転送データ全互いの相手のプロ
セッサに転送することができる。しかし、1バイトづつ
しかデータを転送できないため、転送効率が悪いという
欠点がある。
第2図はF工FOコントローラを用いたシステムの構成
図である。この方式のものは例えば特開昭56−110
167膀されており、第1のプロセッサlと第2のプロ
セッサ80間のデータ転送は、データライン11.12
およびF工FOコントローラ13を介してhされる。な
お、信号線14.15はFIFOコントローラ13ヲ制
御する制御信号を伝送するためのものである。
図である。この方式のものは例えば特開昭56−110
167膀されており、第1のプロセッサlと第2のプロ
セッサ80間のデータ転送は、データライン11.12
およびF工FOコントローラ13を介してhされる。な
お、信号線14.15はFIFOコントローラ13ヲ制
御する制御信号を伝送するためのものである。
上記の如く第2図に示す装置によnは、各プロセッサ間
の相互のデータ転送はできるが、F工FOコントローラ
は高価であるためシステム全体のコストが上昇し、また
FIFOによシ接続できるプロセッサに制限があるとい
う欠点がある。
の相互のデータ転送はできるが、F工FOコントローラ
は高価であるためシステム全体のコストが上昇し、また
FIFOによシ接続できるプロセッサに制限があるとい
う欠点がある。
第8図は共通メモリを用いて接続したシステムの構成図
である。この方式のものは例えば特開昭57−5008
7に示さnておシ、第1のプロセッサ1と第2のプロセ
ッサ の間のデータ転送は、一方のプロセッサが転送デ
ータ全アクセスコントローラ21ヲ介して共通メモリ2
2に書込み、他方のプロセッサが転送データ全アクセス
コントローラ21を介して共通メモリ22から読出すこ
とによりなさ扛る。
である。この方式のものは例えば特開昭57−5008
7に示さnておシ、第1のプロセッサ1と第2のプロセ
ッサ の間のデータ転送は、一方のプロセッサが転送デ
ータ全アクセスコントローラ21ヲ介して共通メモリ2
2に書込み、他方のプロセッサが転送データ全アクセス
コントローラ21を介して共通メモリ22から読出すこ
とによりなさ扛る。
上記の如く第2図に示す装置によrLば、谷フ゛ロセツ
サ間の相互のデータ転送はできるが、双方のプロセッサ
が同時に共通メモリをアクセスできなイトイウ欠点があ
る。また、アクセスコントローラが複雑になるという欠
点がある。
サ間の相互のデータ転送はできるが、双方のプロセッサ
が同時に共通メモリをアクセスできなイトイウ欠点があ
る。また、アクセスコントローラが複雑になるという欠
点がある。
本発明は上記の従来技術の欠点を克服するためになさt
したもので、複数の10セッサ間におけるデータ転送を
効率よく行うことができるようにしたマルチプロセッサ
システムを提供することを目的とする。
したもので、複数の10セッサ間におけるデータ転送を
効率よく行うことができるようにしたマルチプロセッサ
システムを提供することを目的とする。
上記の目的を実現するため本発明は、転送データの書込
、続出が可能な複数バイトのデータバッファと、このデ
ータバッファにおける転送データの書込、読出が可能で
あるか否かの状態全記憶する状態lピ憶手段と、この状
即記憶手段の記憶内容にもとづいてデータバッファにお
ける転送データの■込、読出を行うと共に、データ転送
の際に状ILQ叱憶手段の記憶内容を書換える複数のプ
ロセッサとを備え、転送データを複数のプロセッサ間で
双方向に転送するようにしたマルチプロセッサシステム
全提供するものである。
、続出が可能な複数バイトのデータバッファと、このデ
ータバッファにおける転送データの書込、読出が可能で
あるか否かの状態全記憶する状態lピ憶手段と、この状
即記憶手段の記憶内容にもとづいてデータバッファにお
ける転送データの■込、読出を行うと共に、データ転送
の際に状ILQ叱憶手段の記憶内容を書換える複数のプ
ロセッサとを備え、転送データを複数のプロセッサ間で
双方向に転送するようにしたマルチプロセッサシステム
全提供するものである。
以下、添付図面の第4図乃至第6図を参照して本発明の
一実施例を説明する。第4図は同実施例の構成図である
。16ピツトの内部アーキテクチュアを持つ第1のプロ
セッサ1、メモリ31および工10インタフェース32
によシ構成さルる第1のマイクロプロセッサシステム3
3と、8ビツトの内部アーキテクチュアを持つ第2のプ
ロセッサ8、メモリ34および工10インタフェース3
5によシ構成される第2のマイクロプロセッサシステム
36とは、プロセッサ間通信回路(以下工P OIIn
terProcessor Oommnnicatio
n C1rcuitと称する)37全介して互いにデー
タの転送を行う。工PO37は第1のマイクロプロセッ
サシステム33から第2のマイクロプロセッサシステム
36への転送データ全4バイト分だけ保持する第1のデ
ータバッファ38と、第2のマイクへプロセッサシステ
ム36から第1のマイクロプロセッサシステム33への
転送データを4バイト分だけ保持する第2のデータバッ
ファ39と、第1のデータバッファ38からの転送デー
タの続出および第2のデータバッファ39への転送デー
タの書込が可能であるか否かの状態を記憶し指示するた
めの第1の7リツプフロツプ(17F)40と、第2の
データバッファ39からの転送データの読出および第1
のデータバッファ38への転送データの書込が可能であ
るか否かの状態を記憶し指示するための第2のフリップ
フロップ(?/F)41とにより構成される。なお、第
1のマイクロス”ロセツサシステム33から第1のデー
タバッファ38へのデータの転送はデータライン42ヲ
介してかさn1第1のデータバッファ38から第2のマ
イクロプロセッサシステム36へのデータの転送はデー
タライン43ヲ介してなさn1第2のマイクロプロセッ
サシステム36か+1−JE2のデータバッファ39へ
のデータの転送はデータライン44′ft介してなさ几
、第2のデータバッファ39から第1のマイクロプロセ
ッサシステム33へのデータの転送はデータライン45
ヲ介してなさnる。
一実施例を説明する。第4図は同実施例の構成図である
。16ピツトの内部アーキテクチュアを持つ第1のプロ
セッサ1、メモリ31および工10インタフェース32
によシ構成さルる第1のマイクロプロセッサシステム3
3と、8ビツトの内部アーキテクチュアを持つ第2のプ
ロセッサ8、メモリ34および工10インタフェース3
5によシ構成される第2のマイクロプロセッサシステム
36とは、プロセッサ間通信回路(以下工P OIIn
terProcessor Oommnnicatio
n C1rcuitと称する)37全介して互いにデー
タの転送を行う。工PO37は第1のマイクロプロセッ
サシステム33から第2のマイクロプロセッサシステム
36への転送データ全4バイト分だけ保持する第1のデ
ータバッファ38と、第2のマイクへプロセッサシステ
ム36から第1のマイクロプロセッサシステム33への
転送データを4バイト分だけ保持する第2のデータバッ
ファ39と、第1のデータバッファ38からの転送デー
タの続出および第2のデータバッファ39への転送デー
タの書込が可能であるか否かの状態を記憶し指示するた
めの第1の7リツプフロツプ(17F)40と、第2の
データバッファ39からの転送データの読出および第1
のデータバッファ38への転送データの書込が可能であ
るか否かの状態を記憶し指示するための第2のフリップ
フロップ(?/F)41とにより構成される。なお、第
1のマイクロス”ロセツサシステム33から第1のデー
タバッファ38へのデータの転送はデータライン42ヲ
介してかさn1第1のデータバッファ38から第2のマ
イクロプロセッサシステム36へのデータの転送はデー
タライン43ヲ介してなさn1第2のマイクロプロセッ
サシステム36か+1−JE2のデータバッファ39へ
のデータの転送はデータライン44′ft介してなさ几
、第2のデータバッファ39から第1のマイクロプロセ
ッサシステム33へのデータの転送はデータライン45
ヲ介してなさnる。
第5図は第11第2のデータバッファ38.39の内部
構成と、第1.第2のマイクロプロセッサシステム33
.36との関係の説明図である。第1.第2のデータバ
ッファ38.39けそnぞtLθ〜8番地(A (0)
〜A(8)、 B(01〜B(8))の4つの番地に、
計4バイトづつのデータ容量を持っている。
構成と、第1.第2のマイクロプロセッサシステム33
.36との関係の説明図である。第1.第2のデータバ
ッファ38.39けそnぞtLθ〜8番地(A (0)
〜A(8)、 B(01〜B(8))の4つの番地に、
計4バイトづつのデータ容量を持っている。
第6図は第4図および第6図に示す実施例の動作の説明
図である。第1のマイクロ10セツサシステム33側か
ら第2のマイクロプロセッサシステム36側に4バイト
のデータ(DATAI〜DATA4)を転送する場合に
は、まず第1のプロセッサ1はアドレスラインADDR
Iによシ第1のデータバッファ38の0番地(A(0)
i指定し、データライン42上に転送データDATA
l ’ii:出力する。そして第1の10セツサ1がラ
イトストローブ信号IiGを出力すると、データライン
42上の転送データDATAIは第1のデータバッファ
38の0番地(A(0))に書込まれる。以下同様にし
て、転送データDATA2〜4が第1の、データバッフ
ァ38の1〜8番地(A(1)〜A (8) )に書込
まれる。
図である。第1のマイクロ10セツサシステム33側か
ら第2のマイクロプロセッサシステム36側に4バイト
のデータ(DATAI〜DATA4)を転送する場合に
は、まず第1のプロセッサ1はアドレスラインADDR
Iによシ第1のデータバッファ38の0番地(A(0)
i指定し、データライン42上に転送データDATA
l ’ii:出力する。そして第1の10セツサ1がラ
イトストローブ信号IiGを出力すると、データライン
42上の転送データDATAIは第1のデータバッファ
38の0番地(A(0))に書込まれる。以下同様にし
て、転送データDATA2〜4が第1の、データバッフ
ァ38の1〜8番地(A(1)〜A (8) )に書込
まれる。
第1のデータバッファ38への転送データDATA1〜
4の書込が完了すると、第1のプロセッサ1からセット
ストローブ信号1正ET、が出力されて第1のフリップ
フロッグ40がセットされ、第2のプロセッサ8に与え
られる割込要求信号(F / F2OのQ出力)IRQ
+がオンになる。これによって、第2のプロセッサ8は
第1のデータバッファ38に転送データが誉込ま扛、読
出可能の状態にhつたことを確認することができる。
4の書込が完了すると、第1のプロセッサ1からセット
ストローブ信号1正ET、が出力されて第1のフリップ
フロッグ40がセットされ、第2のプロセッサ8に与え
られる割込要求信号(F / F2OのQ出力)IRQ
+がオンになる。これによって、第2のプロセッサ8は
第1のデータバッファ38に転送データが誉込ま扛、読
出可能の状態にhつたことを確認することができる。
次いで第2の10セツザ8はクリア信号OLR。
全出力して第1のフリツフーフロツ140會クリアした
後、第1のデータバッファ38からの転送データの続出
を開始する。まず、第2のプロセッサ8Viアドレスラ
インADDR,により第1のデータバッファ38の0番
地(A(01)t=指定し、リードストローブ信号It
n+v出力する。このようにすると、リードストローブ
信号T■r、に同期して第1のデータバッファ38のO
番地の転送データDATAIがデータライン43上に出
力される。第2のプロセッサ3はこのDATAlを読敗
る。以下同様にして、転送データDATA2〜4が第1
のデータバッファ38から読出さ扛る。
後、第1のデータバッファ38からの転送データの続出
を開始する。まず、第2のプロセッサ8Viアドレスラ
インADDR,により第1のデータバッファ38の0番
地(A(01)t=指定し、リードストローブ信号It
n+v出力する。このようにすると、リードストローブ
信号T■r、に同期して第1のデータバッファ38のO
番地の転送データDATAIがデータライン43上に出
力される。第2のプロセッサ3はこのDATAlを読敗
る。以下同様にして、転送データDATA2〜4が第1
のデータバッファ38から読出さ扛る。
M2のデータバッファ38からの転送データ(DATA
1〜4)の読出が完了すると、第2のプロセッサ8から
はセットストローブ信号881nT、が出力されて第2
の7リツプフロツ141がセットされ、第1のプロセッ
サ1に与えられる割込要求信号IRQ、がオンになる。
1〜4)の読出が完了すると、第2のプロセッサ8から
はセットストローブ信号881nT、が出力されて第2
の7リツプフロツ141がセットされ、第1のプロセッ
サ1に与えられる割込要求信号IRQ、がオンになる。
これによって、第1のプロセッサ1は第1のデータバッ
ファ38にあった転送データは全て読出さ扛、書込可能
な状態になったことを確認することができる。
ファ38にあった転送データは全て読出さ扛、書込可能
な状態になったことを確認することができる。
次いで第1のプロセッサ1はクリア信号OLR。
を出力して第2のフリップフロップ41ヲクリアした後
、第1のデータバッファ38への転送データ(DATA
5〜8)の書込を開始する。以下同様にして、第1のプ
ロセッサ1から第1のデータバッファ38への転送デー
タの書込と、第1のデータパック738から第2のプロ
セッサ8への転送データの続出がなされ、第1・、のプ
ロセッサ1から第2のプロセッサ8へのデー8夕の転送
が行なわオ゛シる。
、第1のデータバッファ38への転送データ(DATA
5〜8)の書込を開始する。以下同様にして、第1のプ
ロセッサ1から第1のデータバッファ38への転送デー
タの書込と、第1のデータパック738から第2のプロ
セッサ8への転送データの続出がなされ、第1・、のプ
ロセッサ1から第2のプロセッサ8へのデー8夕の転送
が行なわオ゛シる。
第2のマルチプロセッサシステム36から第1のマルチ
プロセッサシステム33へのデータ転送ハ、第2のデー
タバッファ39のB(0)〜B(8)を介して上記の手
順と同様の手順でなされる。
プロセッサシステム33へのデータ転送ハ、第2のデー
タバッファ39のB(0)〜B(8)を介して上記の手
順と同様の手順でなされる。
なお上記の実施例では、第1.第2のデータバッファ3
8.39’15共に4バイトのバッファとしたが、一般
的に第1のデータバッファ38’iNバイト(Nは自然
数)とし第2のデータバッファ39全M(Mけ自然数)
としてもよい。′if、た、第1.第2のブロセツザ1
.8の内部アーキチクチュア奮そnぞf′L16ビツト
、8ビツトとし1こが、4ビツト、32ビツトなどいか
なるものであってもより0〔発明の効果〕 上記の如く本発明によtしば、互いに内部アーキテクチ
ュアの異る複数のマイクロプロセッサを接続したマルチ
プロセッサシステムを簡単な構成で安価ニ実現できる。
8.39’15共に4バイトのバッファとしたが、一般
的に第1のデータバッファ38’iNバイト(Nは自然
数)とし第2のデータバッファ39全M(Mけ自然数)
としてもよい。′if、た、第1.第2のブロセツザ1
.8の内部アーキチクチュア奮そnぞf′L16ビツト
、8ビツトとし1こが、4ビツト、32ビツトなどいか
なるものであってもより0〔発明の効果〕 上記の如く本発明によtしば、互いに内部アーキテクチ
ュアの異る複数のマイクロプロセッサを接続したマルチ
プロセッサシステムを簡単な構成で安価ニ実現できる。
このように構成さrしたマルチプロセッサシステムでは
、各マイクロプロセッサ間のデータ転送を双方向に行う
ことができ、かつ転送効率も高くすることができるとい
う効果が得らnる。
、各マイクロプロセッサ間のデータ転送を双方向に行う
ことができ、かつ転送効率も高くすることができるとい
う効果が得らnる。
第1図は従来装置の一例の構成図、第2図および第8図
はそれぞn従来装置の他の例の構成図、第4図は本発明
の一実施例の構成図、紀5図は第4図に示す各データバ
ッファの内部構成と各マイクロプロセッサシステムとの
関係の説明図、第6図は第4図および第5図に示す実施
例の動作の説明図である。 5 、 6 、11.12.42.43・・・データラ
イン、7゜8・・・バス、33.36・・・第1.第2
のマイクロプロセッサシステム、37・・・プロセッサ
間通信回路(工pO)、40.41・・・第1.第2の
フリラグフロップ。 出願人代理人 猪 股 清 IRQ2 第6図
はそれぞn従来装置の他の例の構成図、第4図は本発明
の一実施例の構成図、紀5図は第4図に示す各データバ
ッファの内部構成と各マイクロプロセッサシステムとの
関係の説明図、第6図は第4図および第5図に示す実施
例の動作の説明図である。 5 、 6 、11.12.42.43・・・データラ
イン、7゜8・・・バス、33.36・・・第1.第2
のマイクロプロセッサシステム、37・・・プロセッサ
間通信回路(工pO)、40.41・・・第1.第2の
フリラグフロップ。 出願人代理人 猪 股 清 IRQ2 第6図
Claims (1)
- 【特許請求の範囲】 転送データの書込、読出が可能な複数バイトのデータバ
ッファと、 コ(D データバッファにおける前記転送データの書込
、読出が可能であるか否かの状態を記憶する状態記憶手
段と、 この状態記憶手段の記憶内容にもとづいて前記データバ
ッファにおける前記転送データの書込、読出を行うと共
に、データ転送の際に前記状態記憶手段の記憶内容全書
換えて相互に割込制御をする複数のプロセッサとを備え
、 前記転送データを前記複数のプロセッサ間で双方向に転
送するようにしたマルチプロセッサシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59038087A JPS60181959A (ja) | 1984-02-29 | 1984-02-29 | マルチプロセツサシステム |
US06/706,276 US4812973A (en) | 1984-02-29 | 1985-02-27 | Multiprocessor system and control method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59038087A JPS60181959A (ja) | 1984-02-29 | 1984-02-29 | マルチプロセツサシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60181959A true JPS60181959A (ja) | 1985-09-17 |
JPH0120460B2 JPH0120460B2 (ja) | 1989-04-17 |
Family
ID=12515689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59038087A Granted JPS60181959A (ja) | 1984-02-29 | 1984-02-29 | マルチプロセツサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60181959A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10860392B2 (en) | 2016-09-27 | 2020-12-08 | Fuji Xerox Co., Ltd. | Electronic device and image processing device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55108025A (en) * | 1979-02-09 | 1980-08-19 | Toshiba Corp | Data transfer system between microcomputers |
JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
-
1984
- 1984-02-29 JP JP59038087A patent/JPS60181959A/ja active Granted
Patent Citations (2)
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JPS55108025A (en) * | 1979-02-09 | 1980-08-19 | Toshiba Corp | Data transfer system between microcomputers |
JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10860392B2 (en) | 2016-09-27 | 2020-12-08 | Fuji Xerox Co., Ltd. | Electronic device and image processing device |
Also Published As
Publication number | Publication date |
---|---|
JPH0120460B2 (ja) | 1989-04-17 |
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