JPS60181959A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS60181959A JPS60181959A JP59038087A JP3808784A JPS60181959A JP S60181959 A JPS60181959 A JP S60181959A JP 59038087 A JP59038087 A JP 59038087A JP 3808784 A JP3808784 A JP 3808784A JP S60181959 A JPS60181959 A JP S60181959A
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- JP
- Japan
- Prior art keywords
- data
- processor
- transfer
- data buffer
- buffer
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
- G06F2205/067—Bidirectional FIFO, i.e. system allowing data transfer in two directions
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数の７”ロセツサからなるマルチプロセッサ
システムに関し、特に複数のマイクロプロセッサ間のデ
ータ転送に使用さｎるものである。
システムに関し、特に複数のマイクロプロセッサ間のデ
ータ転送に使用さｎるものである。
〔発明の技術的背景およびその問題点〕従来、複数のマ
イクロプロセッサ間でデータ全転送する方式としては、
工１０接続方式と呼ばｎるもの、Ｆ工Ｆ Ｏ（Ｆｉｒｓ
ｔ−工ｎ Ｆｉｒｓｔ−Ｏｕｔ ）コントローラ音用す
る方式および共通メモリを用いる方式などが提案さｎて
いる。以下、添付図面の第１図乃至第８図を参照して従
来技術全説明する。
イクロプロセッサ間でデータ全転送する方式としては、
工１０接続方式と呼ばｎるもの、Ｆ工Ｆ Ｏ（Ｆｉｒｓ
ｔ−工ｎ Ｆｉｒｓｔ−Ｏｕｔ ）コントローラ音用す
る方式および共通メモリを用いる方式などが提案さｎて
いる。以下、添付図面の第１図乃至第８図を参照して従
来技術全説明する。
なお、以下の図面の説明において同一要素は同一符号で
示す。
示す。
第１図は工１０接続方式と呼ば扛るシステムの構成図で
ある。第１のプロセッサ１へのデータの入出力を制御す
る並列入出力コントローラ（Ｐ工Ｏ）２と、第２のプロ
セッサ８へのデータの入出力全制御する並列入出力コン
トローラ（Ｐ工Ａ）４は互いに２本の８ビット用データ
ライン５．６によシ接続さｎている。第１のプロセッサ
１からの転送データはバス７を介してＰＩＯ２に与えら
れ、データライン５を介してＰ工Ａ４から第２のプロセ
ッサ８に与えられる。また、第２のプロセッサ８からの
転送データはバス８金介してＰＩＡ４に与えらｎ１デー
タライン６會介してＰＩＯ２から第１のプロセッサ１に
与えられる。
ある。第１のプロセッサ１へのデータの入出力を制御す
る並列入出力コントローラ（Ｐ工Ｏ）２と、第２のプロ
セッサ８へのデータの入出力全制御する並列入出力コン
トローラ（Ｐ工Ａ）４は互いに２本の８ビット用データ
ライン５．６によシ接続さｎている。第１のプロセッサ
１からの転送データはバス７を介してＰＩＯ２に与えら
れ、データライン５を介してＰ工Ａ４から第２のプロセ
ッサ８に与えられる。また、第２のプロセッサ８からの
転送データはバス８金介してＰＩＡ４に与えらｎ１デー
タライン６會介してＰＩＯ２から第１のプロセッサ１に
与えられる。
上呂ピの如く第１図に示す装置によ扛ば、第１゜紀２の
プロセッサ１．８からの転送データ全互いの相手のプロ
セッサに転送することができる。しかし、１バイトづつ
しかデータを転送できないため、転送効率が悪いという
欠点がある。
プロセッサ１．８からの転送データ全互いの相手のプロ
セッサに転送することができる。しかし、１バイトづつ
しかデータを転送できないため、転送効率が悪いという
欠点がある。
第２図はＦ工ＦＯコントローラを用いたシステムの構成
図である。この方式のものは例えば特開昭５６−１１０
１６７膀されており、第１のプロセッサｌと第２のプロ
セッサ８０間のデータ転送は、データライン１１．１２
およびＦ工ＦＯコントローラ１３を介してｈされる。な
お、信号線１４．１５はＦＩＦＯコントローラ１３ヲ制
御する制御信号を伝送するためのものである。
図である。この方式のものは例えば特開昭５６−１１０
１６７膀されており、第１のプロセッサｌと第２のプロ
セッサ８０間のデータ転送は、データライン１１．１２
およびＦ工ＦＯコントローラ１３を介してｈされる。な
お、信号線１４．１５はＦＩＦＯコントローラ１３ヲ制
御する制御信号を伝送するためのものである。
上記の如く第２図に示す装置によｎは、各プロセッサ間
の相互のデータ転送はできるが、Ｆ工ＦＯコントローラ
は高価であるためシステム全体のコストが上昇し、また
ＦＩＦＯによシ接続できるプロセッサに制限があるとい
う欠点がある。
の相互のデータ転送はできるが、Ｆ工ＦＯコントローラ
は高価であるためシステム全体のコストが上昇し、また
ＦＩＦＯによシ接続できるプロセッサに制限があるとい
う欠点がある。
第８図は共通メモリを用いて接続したシステムの構成図
である。この方式のものは例えば特開昭５７−５００８
７に示さｎておシ、第１のプロセッサ１と第２のプロセ
ッサ の間のデータ転送は、一方のプロセッサが転送デ
ータ全アクセスコントローラ２１ヲ介して共通メモリ２
２に書込み、他方のプロセッサが転送データ全アクセス
コントローラ２１を介して共通メモリ２２から読出すこ
とによりなさ扛る。
である。この方式のものは例えば特開昭５７−５００８
７に示さｎておシ、第１のプロセッサ１と第２のプロセ
ッサ の間のデータ転送は、一方のプロセッサが転送デ
ータ全アクセスコントローラ２１ヲ介して共通メモリ２
２に書込み、他方のプロセッサが転送データ全アクセス
コントローラ２１を介して共通メモリ２２から読出すこ
とによりなさ扛る。
上記の如く第２図に示す装置によｒＬば、谷フ゛ロセツ
サ間の相互のデータ転送はできるが、双方のプロセッサ
が同時に共通メモリをアクセスできなイトイウ欠点があ
る。また、アクセスコントローラが複雑になるという欠
点がある。
サ間の相互のデータ転送はできるが、双方のプロセッサ
が同時に共通メモリをアクセスできなイトイウ欠点があ
る。また、アクセスコントローラが複雑になるという欠
点がある。
本発明は上記の従来技術の欠点を克服するためになさｔ
したもので、複数の１０セッサ間におけるデータ転送を
効率よく行うことができるようにしたマルチプロセッサ
システムを提供することを目的とする。
したもので、複数の１０セッサ間におけるデータ転送を
効率よく行うことができるようにしたマルチプロセッサ
システムを提供することを目的とする。
上記の目的を実現するため本発明は、転送データの書込
、続出が可能な複数バイトのデータバッファと、このデ
ータバッファにおける転送データの書込、読出が可能で
あるか否かの状態全記憶する状態ｌピ憶手段と、この状
即記憶手段の記憶内容にもとづいてデータバッファにお
ける転送データの■込、読出を行うと共に、データ転送
の際に状ＩＬＱ叱憶手段の記憶内容を書換える複数のプ
ロセッサとを備え、転送データを複数のプロセッサ間で
双方向に転送するようにしたマルチプロセッサシステム
全提供するものである。
、続出が可能な複数バイトのデータバッファと、このデ
ータバッファにおける転送データの書込、読出が可能で
あるか否かの状態全記憶する状態ｌピ憶手段と、この状
即記憶手段の記憶内容にもとづいてデータバッファにお
ける転送データの■込、読出を行うと共に、データ転送
の際に状ＩＬＱ叱憶手段の記憶内容を書換える複数のプ
ロセッサとを備え、転送データを複数のプロセッサ間で
双方向に転送するようにしたマルチプロセッサシステム
全提供するものである。
以下、添付図面の第４図乃至第６図を参照して本発明の
一実施例を説明する。第４図は同実施例の構成図である
。１６ピツトの内部アーキテクチュアを持つ第１のプロ
セッサ１、メモリ３１および工１０インタフェース３２
によシ構成さルる第１のマイクロプロセッサシステム３
３と、８ビツトの内部アーキテクチュアを持つ第２のプ
ロセッサ８、メモリ３４および工１０インタフェース３
５によシ構成される第２のマイクロプロセッサシステム
３６とは、プロセッサ間通信回路（以下工Ｐ ＯＩＩｎ
ｔｅｒＰｒｏｃｅｓｓｏｒ Ｏｏｍｍｎｎｉｃａｔｉｏ
ｎ Ｃ１ｒｃｕｉｔと称する）３７全介して互いにデー
タの転送を行う。工ＰＯ３７は第１のマイクロプロセッ
サシステム３３から第２のマイクロプロセッサシステム
３６への転送データ全４バイト分だけ保持する第１のデ
ータバッファ３８と、第２のマイクへプロセッサシステ
ム３６から第１のマイクロプロセッサシステム３３への
転送データを４バイト分だけ保持する第２のデータバッ
ファ３９と、第１のデータバッファ３８からの転送デー
タの続出および第２のデータバッファ３９への転送デー
タの書込が可能であるか否かの状態を記憶し指示するた
めの第１の７リツプフロツプ（１７Ｆ）４０と、第２の
データバッファ３９からの転送データの読出および第１
のデータバッファ３８への転送データの書込が可能であ
るか否かの状態を記憶し指示するための第２のフリップ
フロップ（？／Ｆ）４１とにより構成される。なお、第
１のマイクロス”ロセツサシステム３３から第１のデー
タバッファ３８へのデータの転送はデータライン４２ヲ
介してかさｎ１第１のデータバッファ３８から第２のマ
イクロプロセッサシステム３６へのデータの転送はデー
タライン４３ヲ介してなさｎ１第２のマイクロプロセッ
サシステム３６か＋１−ＪＥ２のデータバッファ３９へ
のデータの転送はデータライン４４′ｆｔ介してなさ几
、第２のデータバッファ３９から第１のマイクロプロセ
ッサシステム３３へのデータの転送はデータライン４５
ヲ介してなさｎる。
一実施例を説明する。第４図は同実施例の構成図である
。１６ピツトの内部アーキテクチュアを持つ第１のプロ
セッサ１、メモリ３１および工１０インタフェース３２
によシ構成さルる第１のマイクロプロセッサシステム３
３と、８ビツトの内部アーキテクチュアを持つ第２のプ
ロセッサ８、メモリ３４および工１０インタフェース３
５によシ構成される第２のマイクロプロセッサシステム
３６とは、プロセッサ間通信回路（以下工Ｐ ＯＩＩｎ
ｔｅｒＰｒｏｃｅｓｓｏｒ Ｏｏｍｍｎｎｉｃａｔｉｏ
ｎ Ｃ１ｒｃｕｉｔと称する）３７全介して互いにデー
タの転送を行う。工ＰＯ３７は第１のマイクロプロセッ
サシステム３３から第２のマイクロプロセッサシステム
３６への転送データ全４バイト分だけ保持する第１のデ
ータバッファ３８と、第２のマイクへプロセッサシステ
ム３６から第１のマイクロプロセッサシステム３３への
転送データを４バイト分だけ保持する第２のデータバッ
ファ３９と、第１のデータバッファ３８からの転送デー
タの続出および第２のデータバッファ３９への転送デー
タの書込が可能であるか否かの状態を記憶し指示するた
めの第１の７リツプフロツプ（１７Ｆ）４０と、第２の
データバッファ３９からの転送データの読出および第１
のデータバッファ３８への転送データの書込が可能であ
るか否かの状態を記憶し指示するための第２のフリップ
フロップ（？／Ｆ）４１とにより構成される。なお、第
１のマイクロス”ロセツサシステム３３から第１のデー
タバッファ３８へのデータの転送はデータライン４２ヲ
介してかさｎ１第１のデータバッファ３８から第２のマ
イクロプロセッサシステム３６へのデータの転送はデー
タライン４３ヲ介してなさｎ１第２のマイクロプロセッ
サシステム３６か＋１−ＪＥ２のデータバッファ３９へ
のデータの転送はデータライン４４′ｆｔ介してなさ几
、第２のデータバッファ３９から第１のマイクロプロセ
ッサシステム３３へのデータの転送はデータライン４５
ヲ介してなさｎる。
第５図は第１１第２のデータバッファ３８．３９の内部
構成と、第１．第２のマイクロプロセッサシステム３３
．３６との関係の説明図である。第１．第２のデータバ
ッファ３８．３９けそｎぞｔＬθ〜８番地（Ａ （０）
〜Ａ（８）、 Ｂ（０１〜Ｂ（８））の４つの番地に、
計４バイトづつのデータ容量を持っている。
構成と、第１．第２のマイクロプロセッサシステム３３
．３６との関係の説明図である。第１．第２のデータバ
ッファ３８．３９けそｎぞｔＬθ〜８番地（Ａ （０）
〜Ａ（８）、 Ｂ（０１〜Ｂ（８））の４つの番地に、
計４バイトづつのデータ容量を持っている。
第６図は第４図および第６図に示す実施例の動作の説明
図である。第１のマイクロ１０セツサシステム３３側か
ら第２のマイクロプロセッサシステム３６側に４バイト
のデータ（ＤＡＴＡＩ〜ＤＡＴＡ４）を転送する場合に
は、まず第１のプロセッサ１はアドレスラインＡＤＤＲ
Ｉによシ第１のデータバッファ３８の０番地（Ａ（０）
ｉ指定し、データライン４２上に転送データＤＡＴＡ
ｌ ’ｉｉ：出力する。そして第１の１０セツサ１がラ
イトストローブ信号ＩｉＧを出力すると、データライン
４２上の転送データＤＡＴＡＩは第１のデータバッファ
３８の０番地（Ａ（０））に書込まれる。以下同様にし
て、転送データＤＡＴＡ２〜４が第１の、データバッフ
ァ３８の１〜８番地（Ａ（１）〜Ａ （８） ）に書込
まれる。
図である。第１のマイクロ１０セツサシステム３３側か
ら第２のマイクロプロセッサシステム３６側に４バイト
のデータ（ＤＡＴＡＩ〜ＤＡＴＡ４）を転送する場合に
は、まず第１のプロセッサ１はアドレスラインＡＤＤＲ
Ｉによシ第１のデータバッファ３８の０番地（Ａ（０）
ｉ指定し、データライン４２上に転送データＤＡＴＡ
ｌ ’ｉｉ：出力する。そして第１の１０セツサ１がラ
イトストローブ信号ＩｉＧを出力すると、データライン
４２上の転送データＤＡＴＡＩは第１のデータバッファ
３８の０番地（Ａ（０））に書込まれる。以下同様にし
て、転送データＤＡＴＡ２〜４が第１の、データバッフ
ァ３８の１〜８番地（Ａ（１）〜Ａ （８） ）に書込
まれる。
第１のデータバッファ３８への転送データＤＡＴＡ１〜
４の書込が完了すると、第１のプロセッサ１からセット
ストローブ信号１正ＥＴ、が出力されて第１のフリップ
フロッグ４０がセットされ、第２のプロセッサ８に与え
られる割込要求信号（Ｆ ／ Ｆ２ＯのＱ出力）ＩＲＱ
＋がオンになる。これによって、第２のプロセッサ８は
第１のデータバッファ３８に転送データが誉込ま扛、読
出可能の状態にｈつたことを確認することができる。
４の書込が完了すると、第１のプロセッサ１からセット
ストローブ信号１正ＥＴ、が出力されて第１のフリップ
フロッグ４０がセットされ、第２のプロセッサ８に与え
られる割込要求信号（Ｆ ／ Ｆ２ＯのＱ出力）ＩＲＱ
＋がオンになる。これによって、第２のプロセッサ８は
第１のデータバッファ３８に転送データが誉込ま扛、読
出可能の状態にｈつたことを確認することができる。
次いで第２の１０セツザ８はクリア信号ＯＬＲ。
全出力して第１のフリツフーフロツ１４０會クリアした
後、第１のデータバッファ３８からの転送データの続出
を開始する。まず、第２のプロセッサ８Ｖｉアドレスラ
インＡＤＤＲ，により第１のデータバッファ３８の０番
地（Ａ（０１）ｔ＝指定し、リードストローブ信号Ｉｔ
ｎ＋ｖ出力する。このようにすると、リードストローブ
信号Ｔ■ｒ、に同期して第１のデータバッファ３８のＯ
番地の転送データＤＡＴＡＩがデータライン４３上に出
力される。第２のプロセッサ３はこのＤＡＴＡｌを読敗
る。以下同様にして、転送データＤＡＴＡ２〜４が第１
のデータバッファ３８から読出さ扛る。
後、第１のデータバッファ３８からの転送データの続出
を開始する。まず、第２のプロセッサ８Ｖｉアドレスラ
インＡＤＤＲ，により第１のデータバッファ３８の０番
地（Ａ（０１）ｔ＝指定し、リードストローブ信号Ｉｔ
ｎ＋ｖ出力する。このようにすると、リードストローブ
信号Ｔ■ｒ、に同期して第１のデータバッファ３８のＯ
番地の転送データＤＡＴＡＩがデータライン４３上に出
力される。第２のプロセッサ３はこのＤＡＴＡｌを読敗
る。以下同様にして、転送データＤＡＴＡ２〜４が第１
のデータバッファ３８から読出さ扛る。
Ｍ２のデータバッファ３８からの転送データ（ＤＡＴＡ
１〜４）の読出が完了すると、第２のプロセッサ８から
はセットストローブ信号８８１ｎＴ、が出力されて第２
の７リツプフロツ１４１がセットされ、第１のプロセッ
サ１に与えられる割込要求信号ＩＲＱ、がオンになる。
１〜４）の読出が完了すると、第２のプロセッサ８から
はセットストローブ信号８８１ｎＴ、が出力されて第２
の７リツプフロツ１４１がセットされ、第１のプロセッ
サ１に与えられる割込要求信号ＩＲＱ、がオンになる。
これによって、第１のプロセッサ１は第１のデータバッ
ファ３８にあった転送データは全て読出さ扛、書込可能
な状態になったことを確認することができる。
ファ３８にあった転送データは全て読出さ扛、書込可能
な状態になったことを確認することができる。
次いで第１のプロセッサ１はクリア信号ＯＬＲ。
を出力して第２のフリップフロップ４１ヲクリアした後
、第１のデータバッファ３８への転送データ（ＤＡＴＡ
５〜８）の書込を開始する。以下同様にして、第１のプ
ロセッサ１から第１のデータバッファ３８への転送デー
タの書込と、第１のデータパック７３８から第２のプロ
セッサ８への転送データの続出がなされ、第１・、のプ
ロセッサ１から第２のプロセッサ８へのデー８夕の転送
が行なわオ゛シる。
、第１のデータバッファ３８への転送データ（ＤＡＴＡ
５〜８）の書込を開始する。以下同様にして、第１のプ
ロセッサ１から第１のデータバッファ３８への転送デー
タの書込と、第１のデータパック７３８から第２のプロ
セッサ８への転送データの続出がなされ、第１・、のプ
ロセッサ１から第２のプロセッサ８へのデー８夕の転送
が行なわオ゛シる。
第２のマルチプロセッサシステム３６から第１のマルチ
プロセッサシステム３３へのデータ転送ハ、第２のデー
タバッファ３９のＢ（０）〜Ｂ（８）を介して上記の手
順と同様の手順でなされる。
プロセッサシステム３３へのデータ転送ハ、第２のデー
タバッファ３９のＢ（０）〜Ｂ（８）を介して上記の手
順と同様の手順でなされる。
なお上記の実施例では、第１．第２のデータバッファ３
８．３９’１５共に４バイトのバッファとしたが、一般
的に第１のデータバッファ３８’ｉＮバイト（Ｎは自然
数）とし第２のデータバッファ３９全Ｍ（Ｍけ自然数）
としてもよい。′ｉｆ、た、第１．第２のブロセツザ１
．８の内部アーキチクチュア奮そｎぞｆ′Ｌ１６ビツト
、８ビツトとし１こが、４ビツト、３２ビツトなどいか
なるものであってもより０〔発明の効果〕 上記の如く本発明によｔしば、互いに内部アーキテクチ
ュアの異る複数のマイクロプロセッサを接続したマルチ
プロセッサシステムを簡単な構成で安価ニ実現できる。
８．３９’１５共に４バイトのバッファとしたが、一般
的に第１のデータバッファ３８’ｉＮバイト（Ｎは自然
数）とし第２のデータバッファ３９全Ｍ（Ｍけ自然数）
としてもよい。′ｉｆ、た、第１．第２のブロセツザ１
．８の内部アーキチクチュア奮そｎぞｆ′Ｌ１６ビツト
、８ビツトとし１こが、４ビツト、３２ビツトなどいか
なるものであってもより０〔発明の効果〕 上記の如く本発明によｔしば、互いに内部アーキテクチ
ュアの異る複数のマイクロプロセッサを接続したマルチ
プロセッサシステムを簡単な構成で安価ニ実現できる。
このように構成さｒしたマルチプロセッサシステムでは
、各マイクロプロセッサ間のデータ転送を双方向に行う
ことができ、かつ転送効率も高くすることができるとい
う効果が得らｎる。
、各マイクロプロセッサ間のデータ転送を双方向に行う
ことができ、かつ転送効率も高くすることができるとい
う効果が得らｎる。
第１図は従来装置の一例の構成図、第２図および第８図
はそれぞｎ従来装置の他の例の構成図、第４図は本発明
の一実施例の構成図、紀５図は第４図に示す各データバ
ッファの内部構成と各マイクロプロセッサシステムとの
関係の説明図、第６図は第４図および第５図に示す実施
例の動作の説明図である。 ５ 、 ６ 、１１．１２．４２．４３・・・データラ
イン、７゜８・・・バス、３３．３６・・・第１．第２
のマイクロプロセッサシステム、３７・・・プロセッサ
間通信回路（工ｐＯ）、４０．４１・・・第１．第２の
フリラグフロップ。 出願人代理人 猪 股 清 ＩＲＱ２ 第６図
はそれぞｎ従来装置の他の例の構成図、第４図は本発明
の一実施例の構成図、紀５図は第４図に示す各データバ
ッファの内部構成と各マイクロプロセッサシステムとの
関係の説明図、第６図は第４図および第５図に示す実施
例の動作の説明図である。 ５ 、 ６ 、１１．１２．４２．４３・・・データラ
イン、７゜８・・・バス、３３．３６・・・第１．第２
のマイクロプロセッサシステム、３７・・・プロセッサ
間通信回路（工ｐＯ）、４０．４１・・・第１．第２の
フリラグフロップ。 出願人代理人 猪 股 清 ＩＲＱ２ 第６図
Claims (1)
- 【特許請求の範囲】 転送データの書込、読出が可能な複数バイトのデータバ
ッファと、 コ（Ｄ データバッファにおける前記転送データの書込
、読出が可能であるか否かの状態を記憶する状態記憶手
段と、 この状態記憶手段の記憶内容にもとづいて前記データバ
ッファにおける前記転送データの書込、読出を行うと共
に、データ転送の際に前記状態記憶手段の記憶内容全書
換えて相互に割込制御をする複数のプロセッサとを備え
、 前記転送データを前記複数のプロセッサ間で双方向に転
送するようにしたマルチプロセッサシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038087A JPS60181959A (ja) | 1984-02-29 | 1984-02-29 | マルチプロセツサシステム |
| US06/706,276 US4812973A (en) | 1984-02-29 | 1985-02-27 | Multiprocessor system and control method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038087A JPS60181959A (ja) | 1984-02-29 | 1984-02-29 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60181959A true JPS60181959A (ja) | 1985-09-17 |
| JPH0120460B2 JPH0120460B2 (ja) | 1989-04-17 |
Family
ID=12515689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038087A Granted JPS60181959A (ja) | 1984-02-29 | 1984-02-29 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60181959A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10860392B2 (en) | 2016-09-27 | 2020-12-08 | Fuji Xerox Co., Ltd. | Electronic device and image processing device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55108025A (en) * | 1979-02-09 | 1980-08-19 | Toshiba Corp | Data transfer system between microcomputers |
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
-
1984
- 1984-02-29 JP JP59038087A patent/JPS60181959A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55108025A (en) * | 1979-02-09 | 1980-08-19 | Toshiba Corp | Data transfer system between microcomputers |
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10860392B2 (en) | 2016-09-27 | 2020-12-08 | Fuji Xerox Co., Ltd. | Electronic device and image processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0120460B2 (ja) | 1989-04-17 |
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