JPS63285663A - コ・プロセッサ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメインプロセッサとコ・プロセッサを有するコ
・プロセッサ制御方式に関し、特にシーケンシャルな命
令を高速で実行するコ・プロセッサ制御方式に関する。

〔従来の技術〕

現在のメインプロセッサとコ・プロセッサを有するコ・
プロセッサ制御方式はメインプロセッサが処理できない
複雑な演算を行わせるために付加され、コ・プロセッサ
に対する命令はメインプロセッサがコ・プロセッサに対
するＩ１０コマンドとして与える方法が一般的である。

他のシステムとしてコ・プロセッサに簡単な演算を連続
的に処理させるためのメインプロセッサとコ・プロセッ
サを有するコ・プロセッサ制御方式が使用されている。

〔発明が解決しようとする問題点〕

しかし、プログラマブルコントローラのように各単位で
みると簡単な演算ではあるが非常に高速に行わせる必要
がある場合は、コ・プロセッサに対してメインプロセッ
サがＩ１０コマンドとして与える方法は非能率的である
。

また、コ・プロセッサ用の命令をメインプロセッサとコ
・プロセッサとの共有メモリに格納する方法もあるが、
２個のプロセッサが同一のバスを使用してメモリを共有
するために、バス調停等の制ｊＩＩが複雑になり高速処
理という点では問題点がある。

本発明の目的は上記問題点を解決し、シーケンシャルな
命令を高速で実行するコ・プロセッサ制御方式を提供す
ることにある。

〔問題点を解決するための手段〕

本発明では上記の問題点を解決するために、第１図に示
すように、 メインプロセッサ（１）とコ・プロセッサ（ｌＯ）を有
するコ・プロセッサ制御方式において、コ・プロセッサ
（１０）の実行する実行プログラムを記憶するＦＩＦＯ
メそり　（１２）を有することを特徴とするコ・プロセ
ッサ制御方式が、提供される。

〔作用〕

メインプロセッサはコ・プロセッサに実行させる命令を
編集して、これをＦＩＦＯメモリに転送し、コ・プロセ
ッサはこの命令をシーケンシャルに実行する。実行され
た命令は同一の順序でＦＩＦＯメそりに戻り、再度同一
の順序で実行される。

〔実施例〕

以下本発明の一実施例を図面に基づいて説明する。

第１図に本発明の一実施例のブロック図を示す。

図において、１はメインプロセッサ、２はメインプロセ
ッサの実行するプログラムの格納されるＲＯＭ、３は各
種のデータが記憶されているＲＡＭ、４はメインプロセ
ッサに接続されたＩｌｏである。

１０はコ・プロセッサであり、ここではプログラマブル
コントローラのようなシーケンシャルな命令を実行する
。１１はゲートであり、コ・プロセッサ１０が実行する
命令の流れをコントロールする。最初メインプロセッサ
１からプログラムがコ・プロセッサ１０に転送されると
きは、ａ側にスイッチされる０次にコ・プロセッサ１０
が連続的に命令を実行するときは、ｂ側にスイッチされ
る。１２はＦＩＦＯメモリ　（ファーストイン・ファー
ストアウトメモリ）であり、コ・プロセッサの１０の実
行命令がシーケンシャルに格納されている。このメモリ
を１命令読出す毎に全体が１命令分シフトされ、次の命
令がアウトにくるので、シーケンシャルに命令を読出し
ていくのに向いている。−回読比された命令は同時にゲ
ート１１を経由して、ＦＩＦＯメモリ１２のイン側に戻
る。

従って、プログラマブルコントローラの特にラダーダイ
ヤグラムで記載された命令のように、一つのプログラム
をシーケンシャルに何回も繰り返すプログラムに最適で
ある。１３はバスアビタであり、メインプロセッサ１と
コ・プロセッサ１０の間のバスの使用を制御する。メイ
ンプロセッサ１がコ・プロセッサ１０例のバスを使用し
たいときはこのパスアビタ１３を経由してバスの使用を
要求する。コ・プロセッサ１０がメインプロセッサ１側
のバスを使用したいときも同様である。１４はコ・プロ
セッサ１０側のＲＡＭであり、１５はコ・プロセッサ１
０側のＩｌｏであり、コ・プロセッサ１０によって制御
されるＩ１０デバイスのインターフェイスである。

次に本実施例の動作についてフローチャートにもとすい
て説明する。第２図に本実施例のフローチャート図を示
す０図において、左側がメインプロセッサ１の動作であ
り、右側がコ・プロセッサ１０の動作を示す。

（Ｓｌｌ）ｉｔ初にメインプロセッサ１はコ・プロセッ
サ１０が実行するプログラムの内特殊なジャンプ命令等
のシーケンシャルでない命令が有る場合は、その命令を
とり除き、メインプロセッサ側へ割込をかける命令を挿
入しておく。

（５１２）ｍ集が終了したプログラムをコ・プロセッサ
１０へ転送する。

（Ｓ１３）コ・プロセッサ１０側では、ゲート１ｌをａ
側にスイッチして、メインプロセッサ１からプログラム
を受領する。

（Ｓ　２２）コ・プロセッサ１０はゲート１１をｂ側に
スイッチして、プログラムの実行を開始する。

プログラムの命令はＦＩＦＯメモリ１２の中に実行の順
序に従って配列されており、１命令づつ読出され、実行
されると同時に実行された命令はＦＩＦＯメモリ１２の
最後の番地にゲート１１を経由して再度格納される。従
って、コ・プロセッサ１０は１命令読出して実行してい
ればよく、他の制御が必要なく、高速にシーケンシャル
な命令を実行することができる。

（Ｓ　２３．）ジャンプ等を含む特殊な命令がないか調
べる。特殊な命令でなければ、Ｓ２４へいく。

ジャンプ等の特殊な命令がある場合は、予めメインプロ
セッサｌによって、メインプロセッサ１への割込命令に
置き換えられているので、メインプロセッサｌへ割込み
をかける。

（Ｓ１３）メインプロセッサ１側では割込信号によって
、特殊な命令を実行する。この場合処理に必要なデータ
がコ・プロセッサ１側のＲＡＭ１４にある場合は、パス
アビタ１３を経由して、コ・プロセッサ１０側のバスを
使用して必要なデータを読出し、あるいは処理結果を書
込む。

（Ｓ２４）ここでは、コ・プロセッサ１０の処理すべき
通常のシーケンシャルな命令を実行する。

（Ｓ１５）メインプロセッサ１からの停止、終了等の命
令がないか、調べる。なければ、次の命令の実行にはい
る。もちろん、この処理はメインプロセッサ１からの割
込み制御で処理することもできる。

このように、コ・プロセッサ１０はＦＩＦＯメモリ１２
に格納されたプログラムの命令をシーケンシャルに実行
すれば、次の命令はＦＩＦＯメモリ１２からアウト側に
出てくるので、他の制御が不要で高速に処理することが
できる。

上記の実施例では、ＦＩＦＯメモリ１２に格納された命
令は全てシーケンシャルに実行可能な命令に限定したが
、このような編集をメインプロセッサ側で行うことなく
、特殊な命令がある場合はメインプロセッサｌ側へ割込
みをかけ、同時にその命令をメインプロセッサ１側へ引
き渡すことによって処理することもできる。

〔発明の効果〕

以上説明したように本発明では、コ・プロセッサ側にＦ
ＩＦＯメモリを設けて、コ・プロセッサがＦＩＦＯメそ
りに格納された命令をシーケンシャルに実行するように
構成したので、コ・プロセッサは高速にシーケンスコン
トローラ等のプログラムを実行することができ、メイン
プロセッサの負担も軽減される。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の一実施例のフローチャート図である。 ｌ・−・−・・−・−・メインプロセッサ２−・−一一
一−−−・・・−Ｒ０Ｍ ３−・−・−・−−−−−−ＲＡＭ ４・・−−−−−・・・−・−Ｉ　／　Ｏｌｏ・・・・
−・−・・−・・・・・・コ・プロセッサ１１・−・−
・−・−・−−−−−ゲート１２−・−・・−・・−・
−・−・・ＦＩＦＯメモリ１３−・−・・−・・・−バ
スアビタ １４−・・・・−・−・・−−−・・−ＲＡ　Ｍｌ　５
・・・・・・・−・・−・・−・Ｉ１０特許出願人　フ
ァナック株式会社 代理人　　　弁理士　　服部毅巖 第１図 メインフ℃セ・ソサ　　　　　　　コ・プロＣ・ソ“す
′第２図

Claims (2)

【特許請求の範囲】
1. （１）メインプロセッサとコ・プロセッサを有するコ・
   プロセッサ制御方式において、 コ・プロセッサの実行する実行プログラムを記憶するＦ
   ＩＦＯメモリを有することを特徴とするコ・プロセッサ
   制御方式。
2. （２）前記メインプロセッサに前記コ・プロセッサの実
   行命令を編集する手段を有することを特徴とする特許請
   求の範囲第１項記載のコ・プロセッサ制御方式。