JPS6379162A - コプロセツサデ−タ転送制御方式 - Google Patents
コプロセツサデ−タ転送制御方式Info
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- JPS6379162A JPS6379162A JP61223587A JP22358786A JPS6379162A JP S6379162 A JPS6379162 A JP S6379162A JP 61223587 A JP61223587 A JP 61223587A JP 22358786 A JP22358786 A JP 22358786A JP S6379162 A JPS6379162 A JP S6379162A
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- 238000000034 method Methods 0.000 claims description 5
- TXHLIIZKFKXDKR-UHFFFAOYSA-N 1-(2-chloro-6-methylphenyl)-3-(pyridin-4-ylmethyl)urea Chemical compound CC1=CC=CC(Cl)=C1NC(=O)NCC1=CC=NC=C1 TXHLIIZKFKXDKR-UHFFFAOYSA-N 0.000 abstract description 36
- MJEMIOXXNCZZFK-UHFFFAOYSA-N ethylone Chemical compound CCNC(C)C(=O)C1=CC=C2OCOC2=C1 MJEMIOXXNCZZFK-UHFFFAOYSA-N 0.000 description 7
- XJCLWVXTCRQIDI-UHFFFAOYSA-N Sulfallate Chemical compound CCN(CC)C(=S)SCC(Cl)=C XJCLWVXTCRQIDI-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- LMFAFFIRCNUJJO-UHFFFAOYSA-N 5-(4-azidophenyl)-8-iodo-3-methyl-1,2,4,5-tetrahydro-3-benzazepin-7-ol Chemical compound C1N(C)CCC2=CC(I)=C(O)C=C2C1C1=CC=C(N=[N+]=[N-])C=C1 LMFAFFIRCNUJJO-UHFFFAOYSA-N 0.000 description 1
- 102100023760 Cytosolic iron-sulfur assembly component 2B Human genes 0.000 description 1
- 101100167258 Homo sapiens CIAO2B gene Proteins 0.000 description 1
- ZRKLEAHGBNDKHM-UHFFFAOYSA-N N,n'-diallyl-2,3-dihydroxysuccinamide Chemical group C=CCNC(=O)C(O)C(O)C(=O)NCC=C ZRKLEAHGBNDKHM-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コプロセッサシステムさらにはそれにおける
命令制御技術に関し２例えばコプロセッサと外部メモリ
間のデータ転送制御に適用して有効な技術に関するもの
である。
命令制御技術に関し２例えばコプロセッサと外部メモリ
間のデータ転送制御に適用して有効な技術に関するもの
である。
マイクロプロセッサが実行すべき機能の拡張に伴って、
その機能を分散させることを目的とする専用処理拡張の
ためにコプロセッサシステムを利用することができる。
その機能を分散させることを目的とする専用処理拡張の
ためにコプロセッサシステムを利用することができる。
斯るコプロセッサシステムとして１例えば昭和５９年１
１月３０日オーム社発行のｒＬＳＩハンドブックＪ Ｐ
２Ｓ５及びＰ２Ｓ５に記載されるように、コプロセッサ
及び主プロセッサの命令が混在して書かれている命令セ
ットを両プロセッサが共に監視しながらデコードし、そ
れ自体に与えられるべき命令のみを実行するようなシス
テムとすることができる。しかしながら。
１月３０日オーム社発行のｒＬＳＩハンドブックＪ Ｐ
２Ｓ５及びＰ２Ｓ５に記載されるように、コプロセッサ
及び主プロセッサの命令が混在して書かれている命令セ
ットを両プロセッサが共に監視しながらデコードし、そ
れ自体に与えられるべき命令のみを実行するようなシス
テムとすることができる。しかしながら。
このシステムでは、コプロセッサ内にもアドレス計算回
路などを設けなければならない、また、主プロセッサが
命令のデコードを行い、コプロセッサの命令であること
を判定すると、これに続くコマンド部をコプロセッサに
送り、コプロセッサ側でコマンドのデコードを行うよう
なシステムとすることができる。
路などを設けなければならない、また、主プロセッサが
命令のデコードを行い、コプロセッサの命令であること
を判定すると、これに続くコマンド部をコプロセッサに
送り、コプロセッサ側でコマンドのデコードを行うよう
なシステムとすることができる。
ところで、そのようなコプロセッサシステムにおいて、
主プロセッサがコプロセッサのための全てのバスアクセ
スサイクルの発生と制御を行う場合に、外部メモリとコ
プロセッサ内部の多数レジスタ間でデータ転送を行うと
き、主プロセッサによって当該命令の帰属が判別された
後に、必要な命令がコプロセッサでデコードされ、更に
、主プロセッサによるバスアクセスサイクルの発生と制
御を実行させるための指示がコプロセッサから主プロセ
ッサに与えられる。しかしながら、斯る制御では、コプ
ロセッサと主プロセッサ間におけるタスクスケジューリ
ングのようなオーバーヘッドが増大してしまうという問
題があった。即ち、主プロセッサでデコードした後、コ
マンドをコプロセッサに送り、コプロセッサでのデコー
ド結果を主プロセッサに送り返すという様に、互いの間
の転送が多くオーバーヘッドとなってしまう。
主プロセッサがコプロセッサのための全てのバスアクセ
スサイクルの発生と制御を行う場合に、外部メモリとコ
プロセッサ内部の多数レジスタ間でデータ転送を行うと
き、主プロセッサによって当該命令の帰属が判別された
後に、必要な命令がコプロセッサでデコードされ、更に
、主プロセッサによるバスアクセスサイクルの発生と制
御を実行させるための指示がコプロセッサから主プロセ
ッサに与えられる。しかしながら、斯る制御では、コプ
ロセッサと主プロセッサ間におけるタスクスケジューリ
ングのようなオーバーヘッドが増大してしまうという問
題があった。即ち、主プロセッサでデコードした後、コ
マンドをコプロセッサに送り、コプロセッサでのデコー
ド結果を主プロセッサに送り返すという様に、互いの間
の転送が多くオーバーヘッドとなってしまう。
本発明の目的は、外部記憶手段とコプロセッサ内部のレ
ジスタとの間で実行されるデータ転送に際して、主プロ
セッサとコプロセッサとの間のオーバーヘッドを低減す
ることができるコプロセッサデータ転送制御方式を提供
することにある。
ジスタとの間で実行されるデータ転送に際して、主プロ
セッサとコプロセッサとの間のオーバーヘッドを低減す
ることができるコプロセッサデータ転送制御方式を提供
することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、コプロセッサに含まれるレジスタとそれにお
ける外部のデータ格納手段との間におけるデータ転送に
際して、主プロセッサが命令セットをデコードし、それ
に基づいて、データ転送に供されるべきレジスタを指定
するオペランド及びコマンドを主プロセッサからコプロ
セッサに与え、上記データ格納手段において斯るデータ
転送に必要な制御信号及びアドレス信号を主プロセッサ
から供給するようにしたものである。
ける外部のデータ格納手段との間におけるデータ転送に
際して、主プロセッサが命令セットをデコードし、それ
に基づいて、データ転送に供されるべきレジスタを指定
するオペランド及びコマンドを主プロセッサからコプロ
セッサに与え、上記データ格納手段において斯るデータ
転送に必要な制御信号及びアドレス信号を主プロセッサ
から供給するようにしたものである。
上記した手段によれば、主プロセッサがデータ転送のた
めのアクセス制御に必要とされるデータ転送回数などを
記憶し、また、コプロセッサは主プロセッサから供給さ
れるコマンド及びパラメータによってデータ転送に供さ
れるべきレジスタが指定されることにより、それ以外の
情報のやりとりを必要とせずにデータ転送動作が実行さ
れ、それによって、斯るデータ転送動作における主プロ
セッサとコプロセッサとの間のオーバーヘッドの低減を
達成するものである。
めのアクセス制御に必要とされるデータ転送回数などを
記憶し、また、コプロセッサは主プロセッサから供給さ
れるコマンド及びパラメータによってデータ転送に供さ
れるべきレジスタが指定されることにより、それ以外の
情報のやりとりを必要とせずにデータ転送動作が実行さ
れ、それによって、斯るデータ転送動作における主プロ
セッサとコプロセッサとの間のオーバーヘッドの低減を
達成するものである。
第１図は本発明が適用されるコプロセッサシステムを示
すブロック図である。第１図に示されるコプロセッサシ
ステムは、汎用データプロセッサのような主プロセッサ
Ｍ Ｍ Ｐ Ｕと、浮動小数点演算や超越関数の多精度
演算などプロセッサ機能を拡張するための専用処理を行
うコプロセッサＣＭＰＵが密結合されて構成される。斯
るコプロセッサシステムは、システムバスインタフェー
ス５ＢＩＴＦを介してシステムデータバスＳＤＲ及びシ
ステムアドレスバスＳＡＢに結合され、斯るシステムバ
スＳＡＢ及びＳＤＢには、代表的に示されるＲＡＭ （
ランダム・アクセス・メモリ）のような書き換え可能な
メモリＭがそのデータ入出力端子ＤＡＴＤ及びアドレス
信号入力端子ＡＤＲＳを介して結合されている。
すブロック図である。第１図に示されるコプロセッサシ
ステムは、汎用データプロセッサのような主プロセッサ
Ｍ Ｍ Ｐ Ｕと、浮動小数点演算や超越関数の多精度
演算などプロセッサ機能を拡張するための専用処理を行
うコプロセッサＣＭＰＵが密結合されて構成される。斯
るコプロセッサシステムは、システムバスインタフェー
ス５ＢＩＴＦを介してシステムデータバスＳＤＲ及びシ
ステムアドレスバスＳＡＢに結合され、斯るシステムバ
スＳＡＢ及びＳＤＢには、代表的に示されるＲＡＭ （
ランダム・アクセス・メモリ）のような書き換え可能な
メモリＭがそのデータ入出力端子ＤＡＴＤ及びアドレス
信号入力端子ＡＤＲＳを介して結合されている。
コプロセッサＣＭＰＵは、内部データバスＣＩＤＢが接
続されるデータ系入出力回路ＣＤｌ１０及び内部アドレ
スバスＣＭＡＢが接続されるアドレス系入出力回路ＣＡ
ｌ１０を介して、上記システムバスインタフェース５Ｂ
ＩＴＦに結合される。
続されるデータ系入出力回路ＣＤｌ１０及び内部アドレ
スバスＣＭＡＢが接続されるアドレス系入出力回路ＣＡ
ｌ１０を介して、上記システムバスインタフェース５Ｂ
ＩＴＦに結合される。
内部データバスＣＩＤＢには、主プロセッサＭＭＰＵか
ら供給されるコマンドを解読するデコーダ回路ＣＤＥＣ
の入出力端子が結合され、コマンドの解読結果に応じて
上記デコーダ回路ＣＤＥＣから出力されるアドレス信号
が供給されることによって所定のマイクロ命令を組織的
に出力するマイクロＲＯＭ （リード・オンリ・メモリ
）のような命令メモリＣＩＭ、上記命令メモリＣＩ Ｍ
から出力されるマイクロ命令に従ってコマンドの実行に
必要とされる各種制御信号をシーケンシャルに発生する
コントローラＣＣ０ＮＴ、及び浮動小数点演算など専用
の演算処理を行う演算回路などが含まれる実行部ＣＥＸ
ＥＣが設けられている。斯る実行部ＣＥＸＥＣは、その
データ入出力端子が内部データバスＣＩＤＢに結合され
ており、主プロセッサＭＭＰＵから供給されるオペラン
ドなどが入力されるようになっている。また、実行部Ｃ
ＥＸＥＣは、そのアドレス入力端子が内部アドレスバス
ＣＩＡＢに結合されていて、主プロセッサＭＭＰＵが当
該コプロセッサＣＭＰＵの動作を選択するときに出力す
る識別もしくは選択情報としてのＩ Ｄアドレス信号な
どが入力されるようになっている。ＳＲはコプロセッサ
ＣＭＰＵ内部の状態を示すステータスデ７夕が格納され
るステータスレジスタであり、また、ＢＲは、アキュム
レータのような汎用レジスタ及びコントロールレジスタ
のような専用レジスの集合を示す機能ブロック（以下単
に多数レジスタとも記す）であり、夫々は内部データバ
スＣＩＤＢに結合されている。尚、この多数レジスタＢ
Ｒに含まれる個々のレジスタに対する選択動作は、上記
コントローラＣＣ０ＮＴから出力される図示しない選択
制御信号によって行われるようになっている。
ら供給されるコマンドを解読するデコーダ回路ＣＤＥＣ
の入出力端子が結合され、コマンドの解読結果に応じて
上記デコーダ回路ＣＤＥＣから出力されるアドレス信号
が供給されることによって所定のマイクロ命令を組織的
に出力するマイクロＲＯＭ （リード・オンリ・メモリ
）のような命令メモリＣＩＭ、上記命令メモリＣＩ Ｍ
から出力されるマイクロ命令に従ってコマンドの実行に
必要とされる各種制御信号をシーケンシャルに発生する
コントローラＣＣ０ＮＴ、及び浮動小数点演算など専用
の演算処理を行う演算回路などが含まれる実行部ＣＥＸ
ＥＣが設けられている。斯る実行部ＣＥＸＥＣは、その
データ入出力端子が内部データバスＣＩＤＢに結合され
ており、主プロセッサＭＭＰＵから供給されるオペラン
ドなどが入力されるようになっている。また、実行部Ｃ
ＥＸＥＣは、そのアドレス入力端子が内部アドレスバス
ＣＩＡＢに結合されていて、主プロセッサＭＭＰＵが当
該コプロセッサＣＭＰＵの動作を選択するときに出力す
る識別もしくは選択情報としてのＩ Ｄアドレス信号な
どが入力されるようになっている。ＳＲはコプロセッサ
ＣＭＰＵ内部の状態を示すステータスデ７夕が格納され
るステータスレジスタであり、また、ＢＲは、アキュム
レータのような汎用レジスタ及びコントロールレジスタ
のような専用レジスの集合を示す機能ブロック（以下単
に多数レジスタとも記す）であり、夫々は内部データバ
スＣＩＤＢに結合されている。尚、この多数レジスタＢ
Ｒに含まれる個々のレジスタに対する選択動作は、上記
コントローラＣＣ０ＮＴから出力される図示しない選択
制御信号によって行われるようになっている。
主プロセッサＭＭＰＵは、内部データバスＭＩＤＢが接
続されるデータ系入出力回路ＭＤＩ１０及び内部アドレ
スバスＩＭＡＢが接続されるアドレス系入出力回路ＭＡ
Ｉ１０を介して、上記システムバスインタフェース５Ｂ
ＩＴＦに結合される。
続されるデータ系入出力回路ＭＤＩ１０及び内部アドレ
スバスＩＭＡＢが接続されるアドレス系入出力回路ＭＡ
Ｉ１０を介して、上記システムバスインタフェース５Ｂ
ＩＴＦに結合される。
内部データバスＭＩＤＢには、外部から供給される命令
セットを解読するデコーダ回路ＭＤＥＣの入出力端子が
結合され、命令セットの解読結果に応じて上記デコーダ
回路ＭＤＥＣから出力されるアドレス信号が供給される
ことによって所定のマイクロ命令を組織的に出力するマ
イクロＲＯＭ（リード・オンリ・メモリ）のような命令
メモリＭＩＭ、上記命令メモリＭＩＭから出力されるマ
イクロ命令に従って所定のタスクの実行に必要とされる
各種制御信号をシーケンシャルに発生するコントローラ
ＭＣ０ＮＴ、及び汎用演算回路などが含まれる実行部Ｍ
ＥＸＥＣが設けられている。
セットを解読するデコーダ回路ＭＤＥＣの入出力端子が
結合され、命令セットの解読結果に応じて上記デコーダ
回路ＭＤＥＣから出力されるアドレス信号が供給される
ことによって所定のマイクロ命令を組織的に出力するマ
イクロＲＯＭ（リード・オンリ・メモリ）のような命令
メモリＭＩＭ、上記命令メモリＭＩＭから出力されるマ
イクロ命令に従って所定のタスクの実行に必要とされる
各種制御信号をシーケンシャルに発生するコントローラ
ＭＣ０ＮＴ、及び汎用演算回路などが含まれる実行部Ｍ
ＥＸＥＣが設けられている。
尚、ＩＤＲは、主プロセッサＭＭＰＵに密結合されるコ
プロセッサＣＭＰＵが複数ある場合に（第１図において
は代表的に１つのコプロセッサＣＭＰＵが示されている
）、何れのコプロセッサを選択的に動作させるかを指示
するための識別もしくは選択情報としてのＩＤアドレス
信号を夫々のコプロセッサに対して１対１対応で有する
アイディーレジスタである。
プロセッサＣＭＰＵが複数ある場合に（第１図において
は代表的に１つのコプロセッサＣＭＰＵが示されている
）、何れのコプロセッサを選択的に動作させるかを指示
するための識別もしくは選択情報としてのＩＤアドレス
信号を夫々のコプロセッサに対して１対１対応で有する
アイディーレジスタである。
ここで、上記デコーダ回路ＤＥＣは、それに供給される
命令セットにコプロセッサＣＭＰＵの実行すべき命令が
含まれていると判断した場合には、その命令に対応する
コマンド及びオペランドを上記データ系入出力回路ＭＤ
Ｉ１０を介してコプロセッサＣＭＰＵに転送させるよう
になっている。
命令セットにコプロセッサＣＭＰＵの実行すべき命令が
含まれていると判断した場合には、その命令に対応する
コマンド及びオペランドを上記データ系入出力回路ＭＤ
Ｉ１０を介してコプロセッサＣＭＰＵに転送させるよう
になっている。
例えば、外部から供給される命令セットが、コプロセッ
サＣＭＰＵの多数レジスタＢＲと上記メモリＭ間でのデ
ータ転送を指示する場合、コプロセッサＣＭＰＵにとっ
て当該データ転送動作の実行に必要なコマンド及び斯る
データ転送動作に供される個々のレジスタを指定するた
めのオペランドが内部転送される。斯るメモリＭと多数
レジスタＢＲ間のデータ転送動作において、システムバ
スＳＤＢ及びＳＡＢに対するバスアクセスサイクルの発
生、及びメモリＭに対するリード・ライト制御並びにア
ドレス制御は、主プロセッサＭＭＰＵが行う。即ち、こ
のとき、主プロセッサＭＭＰＵは、斯るデータ転送のた
めの命令セットを解読することにより、多数レジスタＢ
Ｒに対するデータ転送回数や転送動作に供されるメモリ
Ｍのアドレスを内部に蓄え、コプロセッサＣＭＰＵの動
作と同期を採りながらメモリＭを、リード・ライト制御
信号Ｒ／Ｗ、チップセレクト信号Ｃ８、及びアドレス信
号などによってアクセス制御する。それによって、メモ
リＭから読みだされたデータがコプロセッサＣＭＰＵの
多数レジスタＢＲの所定エリアに転送され、又は、コプ
ロセッサＣＭＰＵにおける多数レジスタＢＲの所定エリ
アから外部に読み出されたデータがメモリＭの所定エリ
アに書き込まれるようになっている。
サＣＭＰＵの多数レジスタＢＲと上記メモリＭ間でのデ
ータ転送を指示する場合、コプロセッサＣＭＰＵにとっ
て当該データ転送動作の実行に必要なコマンド及び斯る
データ転送動作に供される個々のレジスタを指定するた
めのオペランドが内部転送される。斯るメモリＭと多数
レジスタＢＲ間のデータ転送動作において、システムバ
スＳＤＢ及びＳＡＢに対するバスアクセスサイクルの発
生、及びメモリＭに対するリード・ライト制御並びにア
ドレス制御は、主プロセッサＭＭＰＵが行う。即ち、こ
のとき、主プロセッサＭＭＰＵは、斯るデータ転送のた
めの命令セットを解読することにより、多数レジスタＢ
Ｒに対するデータ転送回数や転送動作に供されるメモリ
Ｍのアドレスを内部に蓄え、コプロセッサＣＭＰＵの動
作と同期を採りながらメモリＭを、リード・ライト制御
信号Ｒ／Ｗ、チップセレクト信号Ｃ８、及びアドレス信
号などによってアクセス制御する。それによって、メモ
リＭから読みだされたデータがコプロセッサＣＭＰＵの
多数レジスタＢＲの所定エリアに転送され、又は、コプ
ロセッサＣＭＰＵにおける多数レジスタＢＲの所定エリ
アから外部に読み出されたデータがメモリＭの所定エリ
アに書き込まれるようになっている。
次に上記コプロセッサシステムにおけるメモリＭと多数
レジスタＢＲ間のデータ転送動作について説明する。
レジスタＢＲ間のデータ転送動作について説明する。
メモリＭと多数レジスタＢＲ間のデータ転送動作を指示
する命令セットが外部からシステムバスインタフェース
５ＢＩＴＦに供給されると、斯る命令セットは、データ
系入出力回路ＭＤＩ１０を介してデコーダ回路ＭＤＥＣ
に供給されて解読される。解読の結果、その命令に対応
するコマンド及びオペランドは、当該デコーダ回路ＤＥ
Ｃからデータ系入出力回路ＭＤ Ｉ １０に戻されて一
旦ラッチされる。
する命令セットが外部からシステムバスインタフェース
５ＢＩＴＦに供給されると、斯る命令セットは、データ
系入出力回路ＭＤＩ１０を介してデコーダ回路ＭＤＥＣ
に供給されて解読される。解読の結果、その命令に対応
するコマンド及びオペランドは、当該デコーダ回路ＤＥ
Ｃからデータ系入出力回路ＭＤ Ｉ １０に戻されて一
旦ラッチされる。
ここで、メモリＭと多数レジスタＢＲ間のデータ転送命
令が、メモリＭから読み出されるコントロールデータな
どを多数レジスタＢ−Ｈに含まれる所定のコントロール
レジスタに転送する命令であるとするなら、主プロセッ
サＭＭＰＵからコプロセッサＣＭＰＵに転送されるべき
コマンド及びオペランドは、特に制限されないが、基本
的にはメモリＭからデータ系入出力回路ＣＩ／○に供給
されたデータを所定のコントロールレジスタに内部転送
するためのコマンド及び内部転送されるべきコントロー
ルレジスタを指定するオペランドとされる。
令が、メモリＭから読み出されるコントロールデータな
どを多数レジスタＢ−Ｈに含まれる所定のコントロール
レジスタに転送する命令であるとするなら、主プロセッ
サＭＭＰＵからコプロセッサＣＭＰＵに転送されるべき
コマンド及びオペランドは、特に制限されないが、基本
的にはメモリＭからデータ系入出力回路ＣＩ／○に供給
されたデータを所定のコントロールレジスタに内部転送
するためのコマンド及び内部転送されるべきコントロー
ルレジスタを指定するオペランドとされる。
次いで、主プロセッサＭＭＰＵのコントローラＭＣ０Ｎ
ＴからアイディーレジスタＩＤＲに供給される制御信号
に基づいて、コプロセッサＣＭＰＵの動作を選択指示す
るためのＩＤアドレス信号が、そのアイディーレジスタ
ＩＤＲからアドレス系入出力回路ＭＡ Ｉ １０及びＣ
Ａｌ１０を介してコプロセッサＣＭＰＵの実行部ＣＥＸ
ＥＣに供給され、且つ、そのコントローラＭＣ０ＮＴか
らコプロセッサＣＭＰＵのコントローラＣＣＯＮ Ｔに
、コプロセッサＣＭＰＵのためのコマンド及びオペラン
ドの転送を意味するアクセスタイプ信号ＡＴが供給され
る。
ＴからアイディーレジスタＩＤＲに供給される制御信号
に基づいて、コプロセッサＣＭＰＵの動作を選択指示す
るためのＩＤアドレス信号が、そのアイディーレジスタ
ＩＤＲからアドレス系入出力回路ＭＡ Ｉ １０及びＣ
Ａｌ１０を介してコプロセッサＣＭＰＵの実行部ＣＥＸ
ＥＣに供給され、且つ、そのコントローラＭＣ０ＮＴか
らコプロセッサＣＭＰＵのコントローラＣＣＯＮ Ｔに
、コプロセッサＣＭＰＵのためのコマンド及びオペラン
ドの転送を意味するアクセスタイプ信号ＡＴが供給され
る。
コプロセッサＣＭＰＵの実行部ＣＥＸＥＣはそのＩＤア
ドレス信号が当該コプロセッサＣＭＰ’Ｕを指示する信
号であると認識すると、斯るコプロセッサＣＭＰＵの内
部状態に応じたステータス信号をステータスレジスタＳ
Ｒから主プロセッサＭＭＰＵのコントローラＭＣ０ＮＴ
に供給する。それによって、斯るコントローラＭＣ０Ｎ
Ｔは、コプロセッサＣＭＰＵがコマンド及びオペランド
を受付可能であると判断したとき、そのコマンド及びオ
ペランドをコプロセッサＣＭＰＵに転送する。
ドレス信号が当該コプロセッサＣＭＰ’Ｕを指示する信
号であると認識すると、斯るコプロセッサＣＭＰＵの内
部状態に応じたステータス信号をステータスレジスタＳ
Ｒから主プロセッサＭＭＰＵのコントローラＭＣ０ＮＴ
に供給する。それによって、斯るコントローラＭＣ０Ｎ
Ｔは、コプロセッサＣＭＰＵがコマンド及びオペランド
を受付可能であると判断したとき、そのコマンド及びオ
ペランドをコプロセッサＣＭＰＵに転送する。
コプロセッサＣＭＰＵに転送されたコマンドはデコーダ
ＣＤＥＣに供給され、オペランドは実行部ＣＥＸＥＣに
供給される。
ＣＤＥＣに供給され、オペランドは実行部ＣＥＸＥＣに
供給される。
このとき、主プロセッサＭＭＰＵは、斯るデータ転送の
ための命令セットを解読して得られた多数レジスタＢＲ
に対するデータ転送回数や転送動作に供されるメモリＭ
のアドレスを内部に蓄え。
ための命令セットを解読して得られた多数レジスタＢＲ
に対するデータ転送回数や転送動作に供されるメモリＭ
のアドレスを内部に蓄え。
コプロセッサＣＭＰＵの動作と同期を採りながらメモリ
を読み出し制御する。それによって、メモリＭから順次
読み出されるデータは、コプロセッサＣ：ＭＰＵのデー
タ系入出力回路Ｃ：ＤＩ１０に供給され、その供給デー
タは、上記のようにして主プロセッサＭＭＰＵからコプ
ロセッサＣＭＰＵに与えられたオペランドで指示される
多数レジスタＢＲの所定コントロールレジスタに内部転
送制御される。
を読み出し制御する。それによって、メモリＭから順次
読み出されるデータは、コプロセッサＣ：ＭＰＵのデー
タ系入出力回路Ｃ：ＤＩ１０に供給され、その供給デー
タは、上記のようにして主プロセッサＭＭＰＵからコプ
ロセッサＣＭＰＵに与えられたオペランドで指示される
多数レジスタＢＲの所定コントロールレジスタに内部転
送制御される。
また、メモリＭと多数レジスタＢＲ間のデータ転送命令
が、割込み処理などにおいて多数レジスタＢＲの内容を
外部のメモリＭにスタックさせるような場合にも上記同
様に動作され、その場合に主プロセッサＭＭＰＵからコ
プロセッサＣＭ Ｐ Ｕに転送されるべきコマンド及び
オペランドは、基本的には、データ系入出力回路ＣＤｌ
１０を介して外部にスタックされるべきデータを多数レ
ジスタＢＲの所定エリアから読み出すためのコマンド、
及びデータを読み出すべき多数レジスタＢＲの所定エリ
アを指定するオペランドとされる６上記実施例によれば
以下の作用効果を得るものである。
が、割込み処理などにおいて多数レジスタＢＲの内容を
外部のメモリＭにスタックさせるような場合にも上記同
様に動作され、その場合に主プロセッサＭＭＰＵからコ
プロセッサＣＭ Ｐ Ｕに転送されるべきコマンド及び
オペランドは、基本的には、データ系入出力回路ＣＤｌ
１０を介して外部にスタックされるべきデータを多数レ
ジスタＢＲの所定エリアから読み出すためのコマンド、
及びデータを読み出すべき多数レジスタＢＲの所定エリ
アを指定するオペランドとされる６上記実施例によれば
以下の作用効果を得るものである。
（１）コプロセッサＣＭＰＵに含まれる多数レジスタＢ
Ｒと外部のメモリＭとの間におけるデータ転送に際して
、主プロセッサＭＭＰＵが命令セットをデコードし、そ
れに基づいて、データ転送に供されるべきレジスタを指
定するオペランドやそれに必要とされるコマンドが主プ
ロセッサＭＭＰＵからコプロセッサＣＭＰＵに与えられ
ると共に、上記メモリＭにおいて斯るデータ転送に必要
な制御信号及びアドレス信号は主プロセッサＭＭＰＵか
ら供給されることにより、主プロセッサＭＭＰＵによる
データ転送回数などの記憶、及び、主プロセッサＭＭＰ
ＵからコプロセッサＣＭＰＵに対するデータ転送のため
のコマンドと多数レジスタＢＲ指定のためのオペランド
との供給以外の制御を必要とせずにデータ転送動作が実
行され、それによって、斯るデータ転送動作における主
プロセッサＭＭＰＵとコプロセッサＣＭＰＵとの間のオ
ーバーヘッドを低減させることができる。
Ｒと外部のメモリＭとの間におけるデータ転送に際して
、主プロセッサＭＭＰＵが命令セットをデコードし、そ
れに基づいて、データ転送に供されるべきレジスタを指
定するオペランドやそれに必要とされるコマンドが主プ
ロセッサＭＭＰＵからコプロセッサＣＭＰＵに与えられ
ると共に、上記メモリＭにおいて斯るデータ転送に必要
な制御信号及びアドレス信号は主プロセッサＭＭＰＵか
ら供給されることにより、主プロセッサＭＭＰＵによる
データ転送回数などの記憶、及び、主プロセッサＭＭＰ
ＵからコプロセッサＣＭＰＵに対するデータ転送のため
のコマンドと多数レジスタＢＲ指定のためのオペランド
との供給以外の制御を必要とせずにデータ転送動作が実
行され、それによって、斯るデータ転送動作における主
プロセッサＭＭＰＵとコプロセッサＣＭＰＵとの間のオ
ーバーヘッドを低減させることができる。
（２）上記作用効果より、主プロセッサＭＭＰＵのデコ
ーダ回路ＭＤＥＣはコプロセッサＣＭＰＵの命令を完全
に解読する必要はなく、それによって、主プロセッサＭ
ＭＰＵは汎用データ処理のための一般命令を解読可能な
デコーダ回路ＭＤＥＣとすることができ、主プロセッサ
ＭＭＰＵのハードウェア量を最小限とすることができる
。
ーダ回路ＭＤＥＣはコプロセッサＣＭＰＵの命令を完全
に解読する必要はなく、それによって、主プロセッサＭ
ＭＰＵは汎用データ処理のための一般命令を解読可能な
デコーダ回路ＭＤＥＣとすることができ、主プロセッサ
ＭＭＰＵのハードウェア量を最小限とすることができる
。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。
例えば、上記実施例では１つの主プロセッサに対して複
数のコプロセッサが結合される形式のコプロセッサシス
テムを１例にして説明したが、それに限定されるもので
はなく、コプロセッサは少なくとも１つあればよい。
数のコプロセッサが結合される形式のコプロセッサシス
テムを１例にして説明したが、それに限定されるもので
はなく、コプロセッサは少なくとも１つあればよい。
以上の説明では主として本発明をその背景となった利用
分野である外部メモリとコプロセッサ内の多数レジスタ
との間におけるデータ転送制御方式について説明したが
、本発明はそれに限定されるものではなく、外部におけ
る種々のデータ格納手段との間でのデータ転送制御技術
に適用することができる。本発明は、少なくとも主プロ
セッサとコプロセッサとを有する条件のものに適用する
ことができる。
分野である外部メモリとコプロセッサ内の多数レジスタ
との間におけるデータ転送制御方式について説明したが
、本発明はそれに限定されるものではなく、外部におけ
る種々のデータ格納手段との間でのデータ転送制御技術
に適用することができる。本発明は、少なくとも主プロ
セッサとコプロセッサとを有する条件のものに適用する
ことができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、コプロセッサに含まれるレジスタとそれにお
ける外部のデータ格納手段との間におけるデータ転送に
際して、主プロセッサが命令セットをデコードし、それ
に基づいて、データ転送に供されるべきレジスタを指定
するオペランド及びコマンドが主プロセッサからコプロ
セッサに与えられると共に、上記データ格納手段におい
て斯るデータ転送に必要なアクセス制御が主プロセッサ
によって行われるようにしたものであるから、主プロセ
ッサによるデータ転送回数などの記憶、及び、主プロセ
ッサからコプロセッサに対するデータ転送のためのコマ
ンドと、データ転送に供されるレジスを指定するための
オペランドとの供給以外の制御を必要とせずにデータ転
送動作が実行され、それによって、斯るデータ転送動作
における主プロセッサとコプロセッサとの間のオーバー
ヘッドの低減を達成することができる。
ける外部のデータ格納手段との間におけるデータ転送に
際して、主プロセッサが命令セットをデコードし、それ
に基づいて、データ転送に供されるべきレジスタを指定
するオペランド及びコマンドが主プロセッサからコプロ
セッサに与えられると共に、上記データ格納手段におい
て斯るデータ転送に必要なアクセス制御が主プロセッサ
によって行われるようにしたものであるから、主プロセ
ッサによるデータ転送回数などの記憶、及び、主プロセ
ッサからコプロセッサに対するデータ転送のためのコマ
ンドと、データ転送に供されるレジスを指定するための
オペランドとの供給以外の制御を必要とせずにデータ転
送動作が実行され、それによって、斯るデータ転送動作
における主プロセッサとコプロセッサとの間のオーバー
ヘッドの低減を達成することができる。
第１図は本発明が適用されるコプロセッサシステムを示
すブロック図である。 ＭＭＰＵ・・・主プロセッサ、ＣＭＰＵ・・・コプロセ
ッサ、５ＢＩＴＦ・・・システムバスインタフェース、
Ｍ・・・メモリ、ＣＤｌ１０及びＭＤＩｌｏ・・・デー
タ系入出力回路、ＣＡｌ１０及びＭＡ Ｉ １０・・・
アドレス系入出力回路、ＣＤＥＣ及びＭＤＥＣ・・・デ
コーダ回路、ＣＩＭ及びＭＩＭ・・・命令メモリ、ＣＣ
０ＮＴ及びＭ ＣＯＮ Ｔ −：］ ’／トローラ、Ｃ
Ｅ ＸＥＣ及びＭＥＸＥＣ・・・実行部、ＢＲ・・・多
数レジスタ。
すブロック図である。 ＭＭＰＵ・・・主プロセッサ、ＣＭＰＵ・・・コプロセ
ッサ、５ＢＩＴＦ・・・システムバスインタフェース、
Ｍ・・・メモリ、ＣＤｌ１０及びＭＤＩｌｏ・・・デー
タ系入出力回路、ＣＡｌ１０及びＭＡ Ｉ １０・・・
アドレス系入出力回路、ＣＤＥＣ及びＭＤＥＣ・・・デ
コーダ回路、ＣＩＭ及びＭＩＭ・・・命令メモリ、ＣＣ
０ＮＴ及びＭ ＣＯＮ Ｔ −：］ ’／トローラ、Ｃ
Ｅ ＸＥＣ及びＭＥＸＥＣ・・・実行部、ＢＲ・・・多
数レジスタ。
Claims (1)
- 【特許請求の範囲】 １、主プロセッサが命令セットを受け取り、それをデコ
ードしてコプロセッサにコマンド及びオペランドを供給
するコプロセッサシステムにおいて、コプロセッサに含
まれるレジスタとそれにおける外部のデータ格納手段と
の間におけるデータ転送に際して、データ転送に供され
るべきレジスタを指定するオペランドを主プロセッサか
らコプロセッサに与え、上記データ格納手段において斯
るデータ転送に必要なアクセス制御信号を主プロセッサ
から供給するようにされて成ることを特徴とするコプロ
セッサデータ転送制御方式。 ２、上記データ格納手段は、外部メモリであることを特
徴とする特許請求の範囲第１項記載のコプロセッサデー
タ転送制御方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223587A JPH079643B2 (ja) | 1986-09-24 | 1986-09-24 | コプロセツサデ−タ転送制御方式 |
| KR1019870007807A KR950008225B1 (ko) | 1986-09-24 | 1987-07-18 | 마이크로프로세서 시스템 |
| DE3750284T DE3750284T2 (de) | 1986-09-24 | 1987-09-24 | Mikroprozessorsystem. |
| EP87113998A EP0261685B1 (en) | 1986-09-24 | 1987-09-24 | Microprocessor system |
| US07/709,783 US5193159A (en) | 1986-09-24 | 1991-06-03 | Microprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223587A JPH079643B2 (ja) | 1986-09-24 | 1986-09-24 | コプロセツサデ−タ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6379162A true JPS6379162A (ja) | 1988-04-09 |
| JPH079643B2 JPH079643B2 (ja) | 1995-02-01 |
Family
ID=16800502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61223587A Expired - Lifetime JPH079643B2 (ja) | 1986-09-24 | 1986-09-24 | コプロセツサデ−タ転送制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0261685B1 (ja) |
| JP (1) | JPH079643B2 (ja) |
| KR (1) | KR950008225B1 (ja) |
| DE (1) | DE3750284T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0389175A3 (en) * | 1989-03-15 | 1992-11-19 | Fujitsu Limited | Data prefetch system |
| US6505290B1 (en) | 1997-09-05 | 2003-01-07 | Motorola, Inc. | Method and apparatus for interfacing a processor to a coprocessor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195661A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | デ−タ処理システム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2422205A1 (fr) * | 1978-04-05 | 1979-11-02 | Renault | Operateur de calcul universel microprogrammable |
| US4270167A (en) * | 1978-06-30 | 1981-05-26 | Intel Corporation | Apparatus and method for cooperative and concurrent coprocessing of digital information |
| JPS5840214B2 (ja) * | 1979-06-26 | 1983-09-03 | 株式会社東芝 | 計算機システム |
| US4338675A (en) * | 1980-02-13 | 1982-07-06 | Intel Corporation | Numeric data processor |
| JPS6097458A (ja) * | 1983-10-18 | 1985-05-31 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デ−タ転送装置 |
-
1986
- 1986-09-24 JP JP61223587A patent/JPH079643B2/ja not_active Expired - Lifetime
-
1987
- 1987-07-18 KR KR1019870007807A patent/KR950008225B1/ko not_active IP Right Cessation
- 1987-09-24 DE DE3750284T patent/DE3750284T2/de not_active Expired - Fee Related
- 1987-09-24 EP EP87113998A patent/EP0261685B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195661A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | デ−タ処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0261685A3 (en) | 1991-04-24 |
| DE3750284D1 (de) | 1994-09-01 |
| EP0261685B1 (en) | 1994-07-27 |
| DE3750284T2 (de) | 1994-11-17 |
| KR950008225B1 (ko) | 1995-07-26 |
| EP0261685A2 (en) | 1988-03-30 |
| JPH079643B2 (ja) | 1995-02-01 |
| KR880004383A (ko) | 1988-06-07 |
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