JPH079643B2 - コプロセツサデ−タ転送制御方式 - Google Patents
コプロセツサデ−タ転送制御方式Info
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- JPH079643B2 JPH079643B2 JP61223587A JP22358786A JPH079643B2 JP H079643 B2 JPH079643 B2 JP H079643B2 JP 61223587 A JP61223587 A JP 61223587A JP 22358786 A JP22358786 A JP 22358786A JP H079643 B2 JPH079643 B2 JP H079643B2
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- 238000012546 transfer Methods 0.000 title claims description 52
- 238000000034 method Methods 0.000 title claims description 5
- 238000013500 data storage Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims 2
- TXHLIIZKFKXDKR-UHFFFAOYSA-N 1-(2-chloro-6-methylphenyl)-3-(pyridin-4-ylmethyl)urea Chemical compound CC1=CC=CC(Cl)=C1NC(=O)NCC1=CC=NC=C1 TXHLIIZKFKXDKR-UHFFFAOYSA-N 0.000 description 32
- MJEMIOXXNCZZFK-UHFFFAOYSA-N ethylone Chemical compound CCNC(C)C(=O)C1=CC=C2OCOC2=C1 MJEMIOXXNCZZFK-UHFFFAOYSA-N 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- XJCLWVXTCRQIDI-UHFFFAOYSA-N Sulfallate Chemical compound CCN(CC)C(=S)SCC(Cl)=C XJCLWVXTCRQIDI-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- LMFAFFIRCNUJJO-UHFFFAOYSA-N 5-(4-azidophenyl)-8-iodo-3-methyl-1,2,4,5-tetrahydro-3-benzazepin-7-ol Chemical compound C1N(C)CCC2=CC(I)=C(O)C=C2C1C1=CC=C(N=[N+]=[N-])C=C1 LMFAFFIRCNUJJO-UHFFFAOYSA-N 0.000 description 1
- 102100023760 Cytosolic iron-sulfur assembly component 2B Human genes 0.000 description 1
- 101100167258 Homo sapiens CIAO2B gene Proteins 0.000 description 1
- ZRKLEAHGBNDKHM-UHFFFAOYSA-N N,n'-diallyl-2,3-dihydroxysuccinamide Chemical compound C=CCNC(=O)C(O)C(O)C(=O)NCC=C ZRKLEAHGBNDKHM-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コプロセッサシステムさらにはそれにおける
命令制御技術に関し、例えばコプロセッサと外部メモリ
間のデータ転送制御に適用して有効な技術に関するもの
である。
命令制御技術に関し、例えばコプロセッサと外部メモリ
間のデータ転送制御に適用して有効な技術に関するもの
である。
マイクロプロセッサが実行すべき機能の拡張に伴って、
その機能を分散させることを目的とする専用処理拡張の
ためにコプロセッサシステムを利用することができる。
斯るコプロセッサシステムとして、例えば昭和59年11月
30日オーム社発行の「LSIハンドブック」P558及びP559
に記載されるように、コプロセッサ及び主プロセッサの
命令が混在して書かれている命令セットを両プロセッサ
が共に監視しながらデコードし、それ自体に与えられる
べき命令のみを実行するようなシステムとすることがで
きる。しかしながら、このシステムでは、コプロセッサ
内にもアドレス計算回路などを設けなければならない。
また、主プロセッサが命令のデコードを行い、コプロセ
ッサの命令であることを判定すると、これに続くコマン
ド部をコプロセッサに送り、コプロセッサ側でコマンド
のデコードを行うようなシステムとすることができる。
その機能を分散させることを目的とする専用処理拡張の
ためにコプロセッサシステムを利用することができる。
斯るコプロセッサシステムとして、例えば昭和59年11月
30日オーム社発行の「LSIハンドブック」P558及びP559
に記載されるように、コプロセッサ及び主プロセッサの
命令が混在して書かれている命令セットを両プロセッサ
が共に監視しながらデコードし、それ自体に与えられる
べき命令のみを実行するようなシステムとすることがで
きる。しかしながら、このシステムでは、コプロセッサ
内にもアドレス計算回路などを設けなければならない。
また、主プロセッサが命令のデコードを行い、コプロセ
ッサの命令であることを判定すると、これに続くコマン
ド部をコプロセッサに送り、コプロセッサ側でコマンド
のデコードを行うようなシステムとすることができる。
ところで、そのようなコプロセッサシステムにおいて、
主プロセッサがコプロセッサのための全てのバスアクセ
スサイクルの発生と制御を行う場合に、外部メモリとコ
プロセッサ内部の多数レジスタ間でデータ転送を行うと
き、主プロセッサによって当該命令の帰属が判別された
後に、必要な命令がコプロセッサでデコードされ、更
に、主プロセッサによるバスアクセスサイクルの発生と
制御を実行させるための指示がコプロセッサから主プロ
セッサに与えられる。しかしながら、斯る制御では、コ
プロセッサと主プロセッサ間におけるタスクスケジュー
リングのようなオーバーヘッドが増大してしまうという
問題があった。即ち、主プロセッサでデコードした後、
コマンドをコプロセッサに送り、コプロセッサでのデコ
ード結果を主プロセッサに送り返すという様に、互いの
間の転送が多くオーバーヘッドとなってしまう。
主プロセッサがコプロセッサのための全てのバスアクセ
スサイクルの発生と制御を行う場合に、外部メモリとコ
プロセッサ内部の多数レジスタ間でデータ転送を行うと
き、主プロセッサによって当該命令の帰属が判別された
後に、必要な命令がコプロセッサでデコードされ、更
に、主プロセッサによるバスアクセスサイクルの発生と
制御を実行させるための指示がコプロセッサから主プロ
セッサに与えられる。しかしながら、斯る制御では、コ
プロセッサと主プロセッサ間におけるタスクスケジュー
リングのようなオーバーヘッドが増大してしまうという
問題があった。即ち、主プロセッサでデコードした後、
コマンドをコプロセッサに送り、コプロセッサでのデコ
ード結果を主プロセッサに送り返すという様に、互いの
間の転送が多くオーバーヘッドとなってしまう。
本発明の目的は、外部記憶手段とコプロセッサ内部のレ
ジスタとの間で実行されるデータ転送に際して、主プロ
セッサとコプロセッサとの間のオーバーヘッドを低減す
ることができるコプロセッサデータ転送制御方式を提供
することにある。
ジスタとの間で実行されるデータ転送に際して、主プロ
セッサとコプロセッサとの間のオーバーヘッドを低減す
ることができるコプロセッサデータ転送制御方式を提供
することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、コプロセッサに含まれるレジスタとそれにお
ける外部のデータ格納手段との間におけるデータ転送に
際して、主プロセッサが命令をデコードし、それに基づ
いて、データ転送に供されるべきレジスタを指定するオ
ペランド及びコマンドを主プロセッサからコプロセッサ
に与え、上記データ格納手段において斯るデータ転送に
必要な制御信号及びアドレス信号を主プロセッサから供
給するようにしたものである。
ける外部のデータ格納手段との間におけるデータ転送に
際して、主プロセッサが命令をデコードし、それに基づ
いて、データ転送に供されるべきレジスタを指定するオ
ペランド及びコマンドを主プロセッサからコプロセッサ
に与え、上記データ格納手段において斯るデータ転送に
必要な制御信号及びアドレス信号を主プロセッサから供
給するようにしたものである。
上記した手段によれば、主プロセッサがデータ転送のた
めのアクセス制御に必要とされるデータ転送回数などを
記憶し、また、コプロセッサは主プロセッサから供給さ
れるコマンド及びパラメータによってデータ転送に供さ
れるべきレジスタが指定されることにより、それ以外の
情報のやりとりを必要とせずにデータ転送動作が実行さ
れ、それによって、斯るデータ転送動作における主プロ
セッサとコプロセッサとの間のオーバーヘッドの低減を
達成するものである。
めのアクセス制御に必要とされるデータ転送回数などを
記憶し、また、コプロセッサは主プロセッサから供給さ
れるコマンド及びパラメータによってデータ転送に供さ
れるべきレジスタが指定されることにより、それ以外の
情報のやりとりを必要とせずにデータ転送動作が実行さ
れ、それによって、斯るデータ転送動作における主プロ
セッサとコプロセッサとの間のオーバーヘッドの低減を
達成するものである。
第１図は本発明が適用されるコプロセッサシステムを示
すブロック図である。第１図に示されるコプロセッサシ
ステムは、汎用データプロセッサのような主プロセッサ
MMPUと、浮動小数点演算や超越関数の多精度演算などプ
ロセッサ機能を拡張するための専用処理を行うコプロセ
ッサCMPUが密結合されて構成される。斯るコプロセッサ
システムは、システムバスインタフェースSBITFを介し
てシステムデータバスSDB及びシステムアドレスバスSAB
に結合され、斯るシステムバスSAB及びSDBには、代表的
に示されるRAM（ランダム・アクセス・メモリ）のよう
な書き換え可能なメモリＭがそのデータ入出力端子DATD
及びアドレス信号入力端子ADRSを介して結合されてい
る。
すブロック図である。第１図に示されるコプロセッサシ
ステムは、汎用データプロセッサのような主プロセッサ
MMPUと、浮動小数点演算や超越関数の多精度演算などプ
ロセッサ機能を拡張するための専用処理を行うコプロセ
ッサCMPUが密結合されて構成される。斯るコプロセッサ
システムは、システムバスインタフェースSBITFを介し
てシステムデータバスSDB及びシステムアドレスバスSAB
に結合され、斯るシステムバスSAB及びSDBには、代表的
に示されるRAM（ランダム・アクセス・メモリ）のよう
な書き換え可能なメモリＭがそのデータ入出力端子DATD
及びアドレス信号入力端子ADRSを介して結合されてい
る。
コプロセッサCMPUは、内部データバスCIDBが接続される
データ系入出力回路CDI/O及び内部アドレスバスCMABが
接続されるアドレス系入出力回路CAI/Oを介して、上記
システムバスインタフェースSBITFに結合される。内部
データバスCIDBには、主プロセッサMMPUから供給される
コマンドを解読するデコーダ回路CDECの入出力端子が結
合され、コマンドの解読結果に応じて上記デコーダ回路
CDECから出力されるアドレス信号が供給されることによ
って所定のマイクロ命令を組織的に出力するマイクロRO
M（リード・オンリ・メモリ）のような命令メモリCIM、
上記命令メモリCIMから出力されるマイクロ命令に従っ
てコマンドの実行に必要とされる各種制御信号をシーケ
ンシャルに発生するコントローラCCONT、及び浮動小数
点演算など専用の演算処理を行う演算回路などが含まれ
る実行部CEXECが設けられている。斯る実行部CEXECは、
そのデータ入出力端子が内部データバスCIDBに結合され
ており、主プロセッサMMPUから供給されるオペランドな
どが入力されるようになっている。また、実行部CEXEC
は、そのアドレス入力端子が内部アドレスバスCIABに結
合されていて、主プロセッサMMPUが当該コプロセッサCM
PUの動作を選択するときに出力する識別もしくは選択情
報としてのIDアドレス信号などが入力されるようになっ
ている。SRはコプロセッサCMPU内部の状態を示すステー
タスデータが格納されるステータスレジスタであり、ま
た、BRは、アキュムレータのような汎用レジスタ及びコ
ントロールレジスタのような専用レジスの集合を示す機
能ブロック（以下単に多数レジスタとも記す）であり、
夫々は内部データバスCIDBに結合されている。尚、この
多数レジスタBRに含まれる個々のレジスタに対する選択
動作は、上記コントローラCCONTから出力される図示し
ない選択制御信号によって行われるようになっている。
データ系入出力回路CDI/O及び内部アドレスバスCMABが
接続されるアドレス系入出力回路CAI/Oを介して、上記
システムバスインタフェースSBITFに結合される。内部
データバスCIDBには、主プロセッサMMPUから供給される
コマンドを解読するデコーダ回路CDECの入出力端子が結
合され、コマンドの解読結果に応じて上記デコーダ回路
CDECから出力されるアドレス信号が供給されることによ
って所定のマイクロ命令を組織的に出力するマイクロRO
M（リード・オンリ・メモリ）のような命令メモリCIM、
上記命令メモリCIMから出力されるマイクロ命令に従っ
てコマンドの実行に必要とされる各種制御信号をシーケ
ンシャルに発生するコントローラCCONT、及び浮動小数
点演算など専用の演算処理を行う演算回路などが含まれ
る実行部CEXECが設けられている。斯る実行部CEXECは、
そのデータ入出力端子が内部データバスCIDBに結合され
ており、主プロセッサMMPUから供給されるオペランドな
どが入力されるようになっている。また、実行部CEXEC
は、そのアドレス入力端子が内部アドレスバスCIABに結
合されていて、主プロセッサMMPUが当該コプロセッサCM
PUの動作を選択するときに出力する識別もしくは選択情
報としてのIDアドレス信号などが入力されるようになっ
ている。SRはコプロセッサCMPU内部の状態を示すステー
タスデータが格納されるステータスレジスタであり、ま
た、BRは、アキュムレータのような汎用レジスタ及びコ
ントロールレジスタのような専用レジスの集合を示す機
能ブロック（以下単に多数レジスタとも記す）であり、
夫々は内部データバスCIDBに結合されている。尚、この
多数レジスタBRに含まれる個々のレジスタに対する選択
動作は、上記コントローラCCONTから出力される図示し
ない選択制御信号によって行われるようになっている。
主プロセッサMMPUは、内部データバスMIDBが接続される
データ系入出力回路MDI/O及び内部アドレスバスIMABが
接続されるアドレス系入出力回路MAI/Oを介して、上記
システムバスインタフェースSBITFに結合される。内部
データバスMIDBには、外部から供給される命令を解読す
るデコータ回路MDECの入出力端子が結合され、命令の解
読結果に応じて上記デコーダ回路MDECから出力されるア
ドレス信号が供給されることによって所定のマイクロ命
令を組織的に出力するマイクロROM（リード・オンリ・
メモリ）のような命令メモリMIM、上記命令メモリMIMか
ら出力されるマイクロ命令に従って所定のタスクの実行
に必要とされる各種制御信号をシーケンシャルに発生す
るコントローラMCONT、及び汎用演算回路などが含まれ
る実行部MEXECが設けられている。第１図においてコプ
ロセッサCMPUは代表的に一つ示されているが実際には複
数個設けられている。このとき、主プロセッサMMPUが、
何れのコプロセッサを選択的に動作させるかを指示する
ための識別もしくは選択情報としてのIDアドレス信号を
夫々のコプロセッサに対して１対１対応で有するアイデ
ィーレジスタIDRが設けられている。
データ系入出力回路MDI/O及び内部アドレスバスIMABが
接続されるアドレス系入出力回路MAI/Oを介して、上記
システムバスインタフェースSBITFに結合される。内部
データバスMIDBには、外部から供給される命令を解読す
るデコータ回路MDECの入出力端子が結合され、命令の解
読結果に応じて上記デコーダ回路MDECから出力されるア
ドレス信号が供給されることによって所定のマイクロ命
令を組織的に出力するマイクロROM（リード・オンリ・
メモリ）のような命令メモリMIM、上記命令メモリMIMか
ら出力されるマイクロ命令に従って所定のタスクの実行
に必要とされる各種制御信号をシーケンシャルに発生す
るコントローラMCONT、及び汎用演算回路などが含まれ
る実行部MEXECが設けられている。第１図においてコプ
ロセッサCMPUは代表的に一つ示されているが実際には複
数個設けられている。このとき、主プロセッサMMPUが、
何れのコプロセッサを選択的に動作させるかを指示する
ための識別もしくは選択情報としてのIDアドレス信号を
夫々のコプロセッサに対して１対１対応で有するアイデ
ィーレジスタIDRが設けられている。
ここで、上記デコーダ回路DECは、それに供給される命
令にコプロセッサCMPUの実行すべき命令が含まれている
と判断した場合には、その命令に対応するコマンド及び
オペランドを上記データ系入出力回路MDI/Oを介してコ
プロセッサCMPUに転送させるようになっている。例え
ば、外部から供給される命令が、コプロセッサCMPUの多
数レジスタBRと上記メモリＭ間でのデータ転送を指示す
る場合、コプロセッサCMPUにとって当該データ転送動作
の実行に必要なコマンド及び斯るデータ転送動作に供さ
れる個々のレジスタを指定するためのオペランドが内部
転送される。斯るメモリＭと多数レジスタBR間のデータ
転送動作において、システムバスSDB及びSABに対するバ
スアクセスサイクルの発生、及びメモリＭに対するリー
ド・ライト制御並びにアドレス制御は、主プロセッサMM
PUが行う。即ち、このとき、主プロセッサMMPUは、斯る
データ転送のための命令を解読することにより、多数レ
ジスタBRに対するデータ転送回数や転送動作に供される
メモリＭのアドレスを内部に蓄え、コプロセッサCMPUの
動作と同期を採りながらメモリＭを、リード・ライト制
御信号R/W、チップセレクト信号CS、及びアドレス信号
などによってアクセス制御する。それによって、メモリ
Ｍから読みだされたデータがコプロセッサCMPUの多数レ
ジスタBRの所定エリアに転送され、又は、コプロセッサ
CMPUにおける多数レジスタBRの所定エリアから外部に読
み出されたデータがメモリＭの所定エリアに書き込まれ
るようになっている。
令にコプロセッサCMPUの実行すべき命令が含まれている
と判断した場合には、その命令に対応するコマンド及び
オペランドを上記データ系入出力回路MDI/Oを介してコ
プロセッサCMPUに転送させるようになっている。例え
ば、外部から供給される命令が、コプロセッサCMPUの多
数レジスタBRと上記メモリＭ間でのデータ転送を指示す
る場合、コプロセッサCMPUにとって当該データ転送動作
の実行に必要なコマンド及び斯るデータ転送動作に供さ
れる個々のレジスタを指定するためのオペランドが内部
転送される。斯るメモリＭと多数レジスタBR間のデータ
転送動作において、システムバスSDB及びSABに対するバ
スアクセスサイクルの発生、及びメモリＭに対するリー
ド・ライト制御並びにアドレス制御は、主プロセッサMM
PUが行う。即ち、このとき、主プロセッサMMPUは、斯る
データ転送のための命令を解読することにより、多数レ
ジスタBRに対するデータ転送回数や転送動作に供される
メモリＭのアドレスを内部に蓄え、コプロセッサCMPUの
動作と同期を採りながらメモリＭを、リード・ライト制
御信号R/W、チップセレクト信号CS、及びアドレス信号
などによってアクセス制御する。それによって、メモリ
Ｍから読みだされたデータがコプロセッサCMPUの多数レ
ジスタBRの所定エリアに転送され、又は、コプロセッサ
CMPUにおける多数レジスタBRの所定エリアから外部に読
み出されたデータがメモリＭの所定エリアに書き込まれ
るようになっている。
次に上記コプロセッサシステムにおけるメモリＭと多数
レジスタBR間のデータ転送動作について説明する。
レジスタBR間のデータ転送動作について説明する。
メモリＭと多数レジスタBR間のデータ転送動作を指示す
る命令が外部からシステムバスインタフェースSBITFに
供給されると、斯る命令は、データ系入出力回路MDI/O
を介してデコーダ回路MDECに供給されて解読される。解
読の結果、その命令に対応するコマンド及びオペランド
は、当該デコーダ回路DECからデータ系入出力回路MDI/O
に戻されて一旦ラッチされる。
る命令が外部からシステムバスインタフェースSBITFに
供給されると、斯る命令は、データ系入出力回路MDI/O
を介してデコーダ回路MDECに供給されて解読される。解
読の結果、その命令に対応するコマンド及びオペランド
は、当該デコーダ回路DECからデータ系入出力回路MDI/O
に戻されて一旦ラッチされる。
ここで、メモリＭと多数レジスタBR間のデータ転送命令
が、メモリＭから読み出されるコントロールデータなど
を多数レジスタBRに含まれる所定のコントロールレジス
タに転送する命令であるとするなら、主プロセッサMMPU
からコプロセッサCMPUに転送されるべきコマンド及びオ
ペランドは、特に制限されないが、基本的にはメモリＭ
からデータ系入出力回路CI/Oに供給されたデータを所定
のコントロールレジスタに内部転送するためのコマンド
及び内部転送されるべきコントロールレジスタを指定す
るオペランドとされる。
が、メモリＭから読み出されるコントロールデータなど
を多数レジスタBRに含まれる所定のコントロールレジス
タに転送する命令であるとするなら、主プロセッサMMPU
からコプロセッサCMPUに転送されるべきコマンド及びオ
ペランドは、特に制限されないが、基本的にはメモリＭ
からデータ系入出力回路CI/Oに供給されたデータを所定
のコントロールレジスタに内部転送するためのコマンド
及び内部転送されるべきコントロールレジスタを指定す
るオペランドとされる。
次いで、主プロセッサMMPUのコントローラMCONTからア
イディーレジスタIDRに供給される制御信号に基づい
て、コプロセッサCMPUの動作を選択指示するためのIDア
ドレス信号が、そのアイディーレジスタIDRからアドレ
ス系入出力回路MAI/O及びCAI/Oを介してコプロセッサCM
PUの実行部CEXECに供給され、且つ、そのコントローラM
CONTからコプロセッサCMPUのコントローラCCONTに、コ
プロセッサCMPUのためのコマンド及びオペランドの転送
を意味するアクセスタイプ信号ATが供給される。
イディーレジスタIDRに供給される制御信号に基づい
て、コプロセッサCMPUの動作を選択指示するためのIDア
ドレス信号が、そのアイディーレジスタIDRからアドレ
ス系入出力回路MAI/O及びCAI/Oを介してコプロセッサCM
PUの実行部CEXECに供給され、且つ、そのコントローラM
CONTからコプロセッサCMPUのコントローラCCONTに、コ
プロセッサCMPUのためのコマンド及びオペランドの転送
を意味するアクセスタイプ信号ATが供給される。
コプロセッサCMPUの実行部CEXECはそのIDアドレス信号
が当該コプロセッサCMPUを指示する信号であると認識す
ると、斯るコプロセッサCMPUの内部状態に応じたステー
タス信号をステータスレジスタSRから主プロセッサMMPU
のコントローラMCONTに供給する。それによって、斯る
コントローラMCONTは、コプロセッサCMPUがコマンド及
びオペランドを受付可能であると判断したとき、そのコ
マンド及びオペランドをコプロセッサCMPUに転送する。
コプロセッサCMPUに転送されたコマンドはデコーダCDEC
に供給され、オペランドは実行部CEXECに供給される。
が当該コプロセッサCMPUを指示する信号であると認識す
ると、斯るコプロセッサCMPUの内部状態に応じたステー
タス信号をステータスレジスタSRから主プロセッサMMPU
のコントローラMCONTに供給する。それによって、斯る
コントローラMCONTは、コプロセッサCMPUがコマンド及
びオペランドを受付可能であると判断したとき、そのコ
マンド及びオペランドをコプロセッサCMPUに転送する。
コプロセッサCMPUに転送されたコマンドはデコーダCDEC
に供給され、オペランドは実行部CEXECに供給される。
このとき、主プロセッサMMPUは、斯るデータ転送のため
の命令を解読して得られた多数レジスタBRに対するデー
タ転送回数や転送動作に供されるメモリＭのアドレスを
内部に備え、コプロセッサCMPUの動作と同期を採りなが
らメモリを読み出し制御する。それによって、メモリＭ
から順次読み出されるデータは、コプロセッサCMPUのデ
ータ系入出力回路CDI/Oに供給され、その供給データ
は、上記のようにして主プロセッサMMPUからコプロセッ
サCMPUに与えられたオペランドで指示される多数レジス
タBRの所定コントロールレジスタに内部転送制御され
る。
の命令を解読して得られた多数レジスタBRに対するデー
タ転送回数や転送動作に供されるメモリＭのアドレスを
内部に備え、コプロセッサCMPUの動作と同期を採りなが
らメモリを読み出し制御する。それによって、メモリＭ
から順次読み出されるデータは、コプロセッサCMPUのデ
ータ系入出力回路CDI/Oに供給され、その供給データ
は、上記のようにして主プロセッサMMPUからコプロセッ
サCMPUに与えられたオペランドで指示される多数レジス
タBRの所定コントロールレジスタに内部転送制御され
る。
また、メモリＭと多数レジスタBR間のデータ転送命令
が、割込み処理などにおいて多数レジスタBRの内容を外
部のメモリＭにスタックさせるような場合にも上記同様
に動作され、その場合に主プロセッサMMPUからコプロセ
ッサCMPUに転送されるべきコマンド及びオペランドは、
基本的には、データ系入出力回路CDI/Oを介して外部に
スタックされるべきデータを多数レジスタBRの所定エリ
アから読み出すためのコマンド、及びデータを読み出す
べき多数レジスタBRの所定エリアを指定するオペランド
とされる。
が、割込み処理などにおいて多数レジスタBRの内容を外
部のメモリＭにスタックさせるような場合にも上記同様
に動作され、その場合に主プロセッサMMPUからコプロセ
ッサCMPUに転送されるべきコマンド及びオペランドは、
基本的には、データ系入出力回路CDI/Oを介して外部に
スタックされるべきデータを多数レジスタBRの所定エリ
アから読み出すためのコマンド、及びデータを読み出す
べき多数レジスタBRの所定エリアを指定するオペランド
とされる。
上記実施例によれば以下の作用効果を得るものである。
（１）コプロセッサCMPUに含まれる多数レジスタBRと外
部のメモリＭとの間におけるデータ転送に際して、主プ
ロセッサMMPUが命令をデコードし、それに基づいて、デ
ータ転送に供されるべきレジスタを指定するオペランド
やそれに必要とされるコマンドが主プロセッサMMPUから
コプロセッサCMPUに与えられると共に、上記メモリＭに
おいて斯るデータ転送に必要な制御信号及びアドレス信
号は主プロセッサMMPUから供給されることにより、主プ
ロセッサMMPUによるデータ転送回数などの記憶、及び、
主プロセッサMMPUからコプロセッサCMPUに対するデータ
転送のためのコマンドと多数レジスタBR指定のためのオ
ペランドとの供給以外の制御を必要とせずにデータ転送
動作が実行され、それによって、斯るデータ転送動作に
おける主プロセッサMMPUとコプロセッサCMPUとの間のオ
ーバーヘッドを低減させることができる。
部のメモリＭとの間におけるデータ転送に際して、主プ
ロセッサMMPUが命令をデコードし、それに基づいて、デ
ータ転送に供されるべきレジスタを指定するオペランド
やそれに必要とされるコマンドが主プロセッサMMPUから
コプロセッサCMPUに与えられると共に、上記メモリＭに
おいて斯るデータ転送に必要な制御信号及びアドレス信
号は主プロセッサMMPUから供給されることにより、主プ
ロセッサMMPUによるデータ転送回数などの記憶、及び、
主プロセッサMMPUからコプロセッサCMPUに対するデータ
転送のためのコマンドと多数レジスタBR指定のためのオ
ペランドとの供給以外の制御を必要とせずにデータ転送
動作が実行され、それによって、斯るデータ転送動作に
おける主プロセッサMMPUとコプロセッサCMPUとの間のオ
ーバーヘッドを低減させることができる。
（２）上記作用効果により、主プロセッサMMPUのデコー
ダ回路MDECはコプロセッサCMPUの命令を完全に解読する
必要はなく、それによって、主プロセッサMMPUは汎用デ
ータ処理のための一般命令を解読可能なデコーダ回路MD
ECとすることができ、主プロセッサMMPUのハードウェア
量を最小限とすることができる。
ダ回路MDECはコプロセッサCMPUの命令を完全に解読する
必要はなく、それによって、主プロセッサMMPUは汎用デ
ータ処理のための一般命令を解読可能なデコーダ回路MD
ECとすることができ、主プロセッサMMPUのハードウェア
量を最小限とすることができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。
例えば、上記実施例では１つの主プロセッサに対して複
数のコプロセッサが結合される形式のコプロセッサシス
テムを１例にして説明したが、コプロセッサは複数個で
あればその数に制限はない 以上の説明では主として本発明をその背景となった利用
分野である外部メモリとコプロセッサ内の多数レジスタ
との間におけるデータ転送制御方式について説明した
が、本発明はそれに限定されるものではなく、外部にお
ける種々のデータ格納手段との間でのデータ転送制御技
術に適用することができる。本発明は、少なくとも主プ
ロセッサとコプロセッサとを有する条件のものに適用す
ることができる。
数のコプロセッサが結合される形式のコプロセッサシス
テムを１例にして説明したが、コプロセッサは複数個で
あればその数に制限はない 以上の説明では主として本発明をその背景となった利用
分野である外部メモリとコプロセッサ内の多数レジスタ
との間におけるデータ転送制御方式について説明した
が、本発明はそれに限定されるものではなく、外部にお
ける種々のデータ格納手段との間でのデータ転送制御技
術に適用することができる。本発明は、少なくとも主プ
ロセッサとコプロセッサとを有する条件のものに適用す
ることができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、コプロセッサに含まれるレジスタとそれにお
ける外部のデータ格納手段との間におけるデータ転送に
際して、主プロセッサが命令をデコードし、それに基づ
いて、データ転送に供されるべきレジスタを指定するオ
ペランド及びコマンドが主プロセッサからコプロセッサ
に与えられると共に、上記データ格納手段において斯る
データ転送に必要なアクセス制御が主プロセッサによっ
て行われるようにしたものであるから、主プロセッサに
よるデータ転送回数などの記憶、及び、主プロセッサか
らコプロセッサに対するデータ転送のためのコマンド
と、データ転送に供されるレジスを指定するためのオペ
ランドとの供給以外の制御を必要とせずにデータ転送動
作が実行され、それによって、斯るデータ転送動作にお
ける主プロセッサとコプロセッサとの間のオーバーヘッ
ドの低減を達成することができる。
ける外部のデータ格納手段との間におけるデータ転送に
際して、主プロセッサが命令をデコードし、それに基づ
いて、データ転送に供されるべきレジスタを指定するオ
ペランド及びコマンドが主プロセッサからコプロセッサ
に与えられると共に、上記データ格納手段において斯る
データ転送に必要なアクセス制御が主プロセッサによっ
て行われるようにしたものであるから、主プロセッサに
よるデータ転送回数などの記憶、及び、主プロセッサか
らコプロセッサに対するデータ転送のためのコマンド
と、データ転送に供されるレジスを指定するためのオペ
ランドとの供給以外の制御を必要とせずにデータ転送動
作が実行され、それによって、斯るデータ転送動作にお
ける主プロセッサとコプロセッサとの間のオーバーヘッ
ドの低減を達成することができる。
第１図は本発明が適用されるコプロセッサシステムを示
すブロック図である。 MMPU…主プロセッサ、CMPU…コプロセッサ、SBITF…シ
ステムバスインタフェース、Ｍ…メモリ、CDI/O及びMDI
/O…データ系入出力回路、CAI/O及びMAI/O…アドレス系
入出力回路、CDEC及びMDEC…デコーダ回路、CIM及びMIM
…命令メモリ、CCONT及びMCONT…コントローラ、CEXEC
及びMEXEC…実行部、BR…多数レジスタ。
すブロック図である。 MMPU…主プロセッサ、CMPU…コプロセッサ、SBITF…シ
ステムバスインタフェース、Ｍ…メモリ、CDI/O及びMDI
/O…データ系入出力回路、CAI/O及びMAI/O…アドレス系
入出力回路、CDEC及びMDEC…デコーダ回路、CIM及びMIM
…命令メモリ、CCONT及びMCONT…コントローラ、CEXEC
及びMEXEC…実行部、BR…多数レジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川崎 郁也 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 岩崎 一彦 東京都国分寺市東恋ヶ窪１丁目480番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭60−195661（ＪＰ，Ａ)
Claims (2)
- 【請求項１】主プロセッサ及び複数個のコプロセッサと
外部メモリとを備え、上記主プロセッサが命令をデコー
ドしてコプロセッサにコマンド及びオペランドを供給す
るコプロセッサシステムにおいて、 上記主プロセッサは、それに供給される命令にコプロセ
ッサが実行すべき命令を含むときそのコプロセッサの命
令に対応するコマンド及びオペランドを一時的に保持す
る入出力回路と、コプロセッサにコマンド及びオペラン
ドの転送を意味するアクセスタイプ信号を出力するコン
トローラと、コプロセッサを選択するためのIDアドレス
信号を保持するアイディーレジスタとを有し、 上記それぞれのコプロセッサは、上記アクセスタイプ信
号に応答して出力すべき内部状態を示すステータス情報
を保持したステータスレジスタと、複数個のレジスタか
ら成る多数レジスタとを有し、 所定のコプロセッサにコマンドを与えて、当該コプロセ
ッサの上記多数レジスタと上記外部メモリとの間でのデ
ータ転送を行なうとき、 主プロセッサは、そのコマンドと当該データ転送に供さ
れるべき多数レジスタのレジスタを指定するためのオペ
ランドとを上記入出力回路に保持すると共に、上記アク
セスタイプ信号とコマンドを実行させるべきコプロセッ
サを指定するためのIDアドレス信号とを出力し、 そのIDアドレス信号によって指定されたコプロセッサは
アクセスタイプ信号に応答してステータスレジスタから
ステータス情報を主プロセッサに与え、 当該ステータス情報が与えられた主プロセッサは、それ
によってコマンド及びオペランドの受付が可能であると
判定したときそれらを上記入出力回路から出力し、 上記IDアドレス信号で指定されたコプロセッサはそのコ
マンドとオペランドを受けてデータ転送のための多数レ
ジスタのレジスタ選択動作を行ない、 主プロセッサは多数レジスタとの間でのデータ転送のた
めの外部メモリのアクセス制御を行なう、ことを特徴と
するコプロセッサデータ転送制御方式。 - 【請求項２】上記データ格納手段は、外部メモリである
ことを特徴とする特許請求の範囲第１項記載のコプロセ
ッサデータ転送制御方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223587A JPH079643B2 (ja) | 1986-09-24 | 1986-09-24 | コプロセツサデ−タ転送制御方式 |
| KR1019870007807A KR950008225B1 (ko) | 1986-09-24 | 1987-07-18 | 마이크로프로세서 시스템 |
| DE3750284T DE3750284T2 (de) | 1986-09-24 | 1987-09-24 | Mikroprozessorsystem. |
| EP87113998A EP0261685B1 (en) | 1986-09-24 | 1987-09-24 | Microprocessor system |
| US07/709,783 US5193159A (en) | 1986-09-24 | 1991-06-03 | Microprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223587A JPH079643B2 (ja) | 1986-09-24 | 1986-09-24 | コプロセツサデ−タ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6379162A JPS6379162A (ja) | 1988-04-09 |
| JPH079643B2 true JPH079643B2 (ja) | 1995-02-01 |
Family
ID=16800502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61223587A Expired - Lifetime JPH079643B2 (ja) | 1986-09-24 | 1986-09-24 | コプロセツサデ−タ転送制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0261685B1 (ja) |
| JP (1) | JPH079643B2 (ja) |
| KR (1) | KR950008225B1 (ja) |
| DE (1) | DE3750284T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0389175A3 (en) * | 1989-03-15 | 1992-11-19 | Fujitsu Limited | Data prefetch system |
| US6505290B1 (en) | 1997-09-05 | 2003-01-07 | Motorola, Inc. | Method and apparatus for interfacing a processor to a coprocessor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2422205A1 (fr) * | 1978-04-05 | 1979-11-02 | Renault | Operateur de calcul universel microprogrammable |
| US4270167A (en) * | 1978-06-30 | 1981-05-26 | Intel Corporation | Apparatus and method for cooperative and concurrent coprocessing of digital information |
| JPS5840214B2 (ja) * | 1979-06-26 | 1983-09-03 | 株式会社東芝 | 計算機システム |
| US4338675A (en) * | 1980-02-13 | 1982-07-06 | Intel Corporation | Numeric data processor |
| JPS6097458A (ja) * | 1983-10-18 | 1985-05-31 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デ−タ転送装置 |
| JPS60195661A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | デ−タ処理システム |
-
1986
- 1986-09-24 JP JP61223587A patent/JPH079643B2/ja not_active Expired - Lifetime
-
1987
- 1987-07-18 KR KR1019870007807A patent/KR950008225B1/ko not_active IP Right Cessation
- 1987-09-24 DE DE3750284T patent/DE3750284T2/de not_active Expired - Fee Related
- 1987-09-24 EP EP87113998A patent/EP0261685B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0261685A3 (en) | 1991-04-24 |
| DE3750284T2 (de) | 1994-11-17 |
| JPS6379162A (ja) | 1988-04-09 |
| KR880004383A (ko) | 1988-06-07 |
| DE3750284D1 (de) | 1994-09-01 |
| EP0261685A2 (en) | 1988-03-30 |
| KR950008225B1 (ko) | 1995-07-26 |
| EP0261685B1 (en) | 1994-07-27 |
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