JPS6097458A - デ−タ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メインフレームシステムをエミュレートする
データ処理システムをマイクロプロセッサで実施する場
合において９周辺装置へのデータ転送及び周辺装置から
のデータ転送を行うためのデータ転送装置に関する。

［従来技術］ 今日ではマイクロプロセッサを用いた、メインフレーム
データ処理システムのエミュレーションが現実のものと
なってきている。ＩＢＭシステム／３７０モデルはいず
れも典型的なメインフレームデータ処理システムである
。ＩＢＭ　ＸＴ／３７０はそうしたマイクロプロセッサ
で実施されたメインフレームの例である。こうした特別
のデスクトップシステムは１つのハードウェア／ソフト
ウェアパッケージである。このハードウェア／ソフトウ
ェアパッケージによって、単一のユーザ環境で１８Ｍシ
ステム／３７０のアプリケーションプログラムを実行し
たり、特別のアプリケーションに必要なものとしてメイ
ンフレームホストに接続された端末として働いたりパー
ソナルコンピュータとして独立型のモードで働いたりす
ることができる。もちろん他の製品によって筒用になる
同様なシステムもある。こうしたシステムはＩＢＭＸＴ
／３７０と同じ多くの機能を組込んでいる（程度の差は
あれその実施方法及び実施手段はシステムにより異なる
）。

大幅なコストダウンをしているにもがかわらずチップの
実装密度は格段の進歩をとげているので、今日では、メ
インフレームの多くの特徴をデスクトップシステムで直
接に実施できる。しがしながら一方ではそうしたメイン
フレームの特徴を筒用にするために何らかのハードウェ
ア及びソフトウェア（またはいずれか一方）の支援が必
要である。

例えばインテル社の８０８６及び８０８８．モトローラ
社の６８０００のようなより強力なマイクロプロセッサ
を導入することによって、デスクトップメインフレーム
で実施し得る機能のリストをさらに増やすことができる
。こうした新しいタイプのマイクロプロセッサは１８Ｍ
システム／３７０が持っているような豊富な命令セット
を十分に実行できる。しかしながら、付加的なハードウ
ェア及びソフトウェア支援と協働するマイクロプロセッ
サの成るものは、許容される時間内で命令を実行するこ
とが要求されるであろう。現在、筒用となっているマイ
クロプロセッサは顕著な機能を提供してはいるが、その
ままの形ではメインフレームの全ての機能を提供するこ
とはできない。

こうしてデータ処理システムの全体を設計するに際し、
マイクロプロセッサで実施されるデスクトップメインフ
レームの価格と性能との最適化を図るために様々な折衷
案がある。マイクロプロセッサで実施されるデスクトッ
プに提供することが困難であるようなメインフレームの
機能及び特徴を使用する必要がある時は、こうした折衷
案は問題である。ユーザプログラムの実行に影響を与え
ないようにエミュレートすべきメインフレームのアーキ
テクチャ上の制約を厳守しなければならない時も、また
問題がある。部分的にせよこうした折衷案に起因する実
施上の関心のある問題は、周辺装置へのデータ転送及び
そこからのデータ転送に係るオペレーションの最適化を
図るということである。

複数の周辺装置を含むデータ処理システム（１以上のマ
イクロプロセッサで実施される）においては、主記憶装
置と周辺装置との間のデータ路が問題として考えられる
。周辺装置は゛′スレーブ″装置である。言い換えれば
、周辺装置は組込み式知能端末の機能やメモリアクセス
の機能を持っていない。指令及びデータは、ホストマイ
クロプロセッサによって、周辺装置へ（及び周辺装置か
ら）転送しなければならない。周辺装置がメモリ写像装
置であるようなシステム（即ち各周辺装置に一意的なメ
モリ写像アドレスが与えられているシステム）において
は、ホストマイクロプロセッサと周辺装置との間に制御
論理が存在する。

この制御論理は特に、ホストプロセッサが指令またはデ
ータを周辺装置へ（または周辺装置から）転送するか否
かを決定するためのアドレス情報及び制御情報を復号す
る任務を有する。もし転送するならば一制御論理はバス
に割り込んで、データ転送を遂行するために対象とする
周辺装置に制御信号を供給する。このことは、ホストプ
ロセッサによって初めにデータを記憶装置からホストプ
ロセッサの内部の記憶領域へ読み取ってその後にそれを
周辺装置へ転送する、ということを意味する。

同様にして、結果は周辺装置からホストプロセッサの内
部の記憶領域へ読み取られその後にそこから記憶装置へ
書き込まれる。ホストマイクロプロセッサの内部の記憶
領域を経由するこうしたデータの流れは、記憶装置と周
辺装置との間で１つのデータ要素を転送するのに２つの
ホストバスサイクルを必要とする。

マイクロプロセッサで実施されるメインフレームにおい
ては、以上のようなデータ転送の手法は、その周辺装置
の使用頻度が高い場合には特に、システムの性能低下を
招くであろう。

［発明が解決しようとする問題点１ 以上説明したようにマイクロプロセッサで実施されたメ
インフレームデータ処理システムにおいて、主記憶装置
と周辺装置との間のデータ転送は効率が悪い。

従って本発明の目的は、主記憶装置と周辺装置との間の
データ転送を最適に遂行できる機能をデータ処理システ
ムに提供することにある。

［問題点を解決するための手段］ 本発明の目的は、周辺袋Ｗ（メモリマツブト装Ｗ）に、
単一のメモリサイクルでデータ転送を行う機能を与える
ことによって達成される。

制御用のマイクロプロセッサはメモリアクセスのための
アドレス信号及び制御信号を供給する。

さらに制御用のマイクロプロセッサは、周辺装置のオペ
レーションが要求されたことも判断する。

周辺装置のオペレーションが要求されたと判断した時は
、選択された周辺装置へ指令が送られ、データ転送のた
めのメモリサイクル（取出しまたは記憶）が開始される
。アドレスバスには、必要なデータのためのメモリアド
レスと、メモリアクセスの一意的な性質を表わす特定の
復号と、が供給される。この特定の復号を検知するため
、及びこの検知に応答してそのバスサイクル中にデータ
バスに適時に割り込むため、に論理手段を備える。

そうしてこの論理手段によってデータバスに割り込んだ
後、正しい制御情報を対応する周辺装置へ印加して、周
辺装置は所望のデータ転送を行うことができる。

［実施例］ 実施例では少なくとも２つのマイクロプロセッサで実施
されたメインフレームデスクトップシステムに関連して
説明する。さらに詳しく言えば、このシステムはＩＢＭ
システム／３７０をエミュレートするように適合されて
いる。ＩＢＭシステム／３７０の命令セット及び機能の
詳細に関してさらに情報が必要な場合は、　ＩＢＭ　Ｓ
ｙｓｔｅｍ／３７０Ｐｒｉｎｃｉｐｌｅｓ　ｏｆ　０ｐ
ｅｒａｔｉｏｎ　（Ｍａｎｕａｌ　Ｎｏ、ＧＡ２２−７
０００）を参照されたい。また、メインフレームデスク
トップシステムに関してさらに情報が必要な場合は。

Ｔｅｃｈｎｉｃａｌ　１ｌｅｆｅｒｅｎｃｅ　Ｍａｎｕ
ａｌ　Ｆｏｒ　Ｔｈｅ　ＩＢＭ’Ｐｅｒｓｏｎ、ａｌ　
Ｃｏ：ｍＰｕ’ｔｅｒ　ＸＴ／３７０（Ｍａｎｕａｌ　
Ｎｏ、６９３６７３２）を参照されたい。

マイクロプロセッサを１つだけ使用してメインフレーム
デスクトップシステムを実施することもできる或いは、
メインフレームシステムをエミュレートするために３以
上のマイクロプロセッサを使用してもよい。また、命令
セットの分割方式及び分割されたサブセッサのエミュレ
ート方式の違いによって、システム構成が変わることも
ある。

多重マイクロプロセッサによる実施方法の例をさらに詳
しく記載しているものとして、１９８２年４月２６日付
の米国特許出願第３７１６３４号がある。当該特許出願
においては、ＩＢＭシステム／３７０の命令セットを幾
つかの規準にしたがつて分割し、１以上のマイクロプロ
セッサでそのサブセットを実施する（けれども複数のマ
イクロプロセッサが必ずしも同じ実施方法を用いる必要
はない）。

第１図にデスクトップメインフレームデスク処理システ
ム（以下単にデータ処理システムという）１０を示す。

第１図で簡略的に示すように、主マイクロプロセッサ１
２及びこれに関連する副マイクロプロセッサ１４がプロ
セッサバス１８に接続される。例えばインテル８０２８
７のような周辺装置１６（浮動小数点用周辺チップ）も
またプロセッサバス１８に接続される。プロセッサバス
１８は次にバス間アダプタ２０によってシステムバス２
２に接続される。主記憶装置２４及び制御記憶２６はい
ずれもシステムバス２２に接続される。

主マイクロプロセッサ１２．副マイクロプロセッサ１４
、及び周辺装置１６はプロセッサ制御論理２８に応答す
るようにそこへ接続される。プロセッサ制御論理２８は
制御手段及びインターフェース手段並びにそれらのため
の専用の記憶手段を組込んでいる。プロセッサ制御論理
２８については後で説明する。

第１図の実施例では、主マイクロプロセッサ１２が、シ
ステムで使用される全てのマイクロプロセッサのための
命令取出し及びオペランドアドレス計算の全てを遂行す
ることを担当する。主マイクロプロセッサ１２は、さら
に、全ての固定小数点命令を実行し、汎用レジスタ、命
令長コード、状態コード及び命令アドレスを保持し、シ
ステム割込みを認識し、主記憶命令取出しまたはオペラ
ンドアクセスが要求されたことをシステムに示すための
１！識を提供する。主マイクロプロセッサ１２はプロセ
ッサ制御の変更が必要であるということをシステ１１に
示すための標識を提供することもできる。

副マイクロプロセッサ１４は全てのシステム制御命令を
実行し全ての制御レジスタを保持する。

副マイクロプロセッサ１４は、必要ならば、サービスプ
ロセッサ機能を遂行し、主記憶オペランドアクセス及び
専用記憶マイクロコードアクセスをシステムへ示すため
の標識を提供する。副マイクロプロセッサ１４はプロセ
ッサ制御の変更が必要であるということをシステムに示
すための標識を提供することもできる。

周辺装置１６は全ての浮動小数点命令を実行し全ての浮
動小数点レジスタを保持する。周辺装置１６はプロセッ
サ制御の変更が必要であるということをシステムへ示す
ための標識を提供することもできる。こうした浮動小数
点機能は周辺装置でなくマイクロプロセッサで提供して
もよい。

メインフレームの命令セットは実行に備えて以上のよう
に複数のマイクロプロセッサ間に割り振られている。主
マイクロプロセッサ１２は限定されたオンチップ制御記
憶を具備する。この制御記憶には、メインフレーム命令
用のマイクロコードやマイクロプロセッサインターフェ
ース／制御用マイクロコードなどが記憶される。オンチ
ップ制御記憶容量には制限があので、命令用マイクロコ
ード及びインターフェース用マイクロコードは他を犠牲
にして制御記憶に常駐するということを理解されたい。

オンチップ制御記憶に成るタイプのマイクロコードが大
量に存在するということは他のタイプのマイクロコード
の格納可能量がそれだけ少なくなることを意味する。マ
イクロプロセッサインターフェースの機能を増やそうと
すれば、制御記憶内での命令用マイクロコードの余裕が
少なくなるであろう。性能上の観点から言えば、インタ
ーフェースを簡単にし命令コードを性能な限り多く制御
記憶に格納しておくのが最上である。

実施例では、例えば、主マイクロプロセッサ１２に具備
した制御記憶に最も使用頻度の高いメインフレーム命令
用のマイクロコードを格納し、最小限のマイクロコード
しか必要としない比較的簡単なマイクロプロセッサイン
ターフェースを使用するようにしである。

主記憶装置２４はシステムバス２２に接続され主マイク
ロプロセッサ１２及び副マイクロプロセッサ１４に必要
なものとして使用される。実施すべきメインフレームの
アドレス指定構造に適応するようにプロセッサバス１８
、主マイクロプロセッサ１２、及び副マイクロプロセッ
サ１４は２４個のアドレスビットを含む。このアドレス
指定機能を達成するために現用のマイクロプロセッサに
若干の変更を要する場合もある。副マイクロプロセッサ
１４は自身のマイクロコード及びスクラッチパッド機能
のためにオフチップ制御記憶２６を使用する。主マイク
ロプロセッサ１２、副マイクロプロセッサ１４、周辺装
置１６、及びプロセッサ制御論理２８はプロセッサバス
１８によって共に相互接続され互いに情報を受け渡しす
る。

メインフレームの仮想記憶装置を定義しエミュレートす
るためには、マイクロプロセッサで使用可能な全てのア
ドレスビット、従って全てのアドレスラインが、必要な
ので、使用可能なアドレスビットによって定義される記
憶空間を仮想主記憶及び制御記憶に分割するのは効果的
ではないであろう。仮想記憶装置を定義するために、全
ての使用可能なアドレスラインを必要とするので、実ア
ドレスが計算されるまでは、直接この同じアドレスライ
ンを用いて一意的な制御記憶アドレスも識別することは
できない。主記憶アクセスと制御記憶アクセスとを区別
するために、付加的なアドレスラインが必要であるので
これを具備させる。

論理的には第１図に示すように主記憶装置２４と制御記
憶２６とは分離しているが、物理的にはこれらはＲＡ　
Ｍの連続的なブロックである（ただし以下に示す例外を
除く）。これらの記憶領域の分離ラインが、主記憶装置
２４と制御記憶２６との分離ラインである。第１図の実
施例では、主記憶装置２４はアドレス０００００　（た
だし１６進；以下同様）牟らアドレス７７ＦＦＦまでの
範囲である。制御記憶２６はアドレス７８０００からア
ドレス７　Ｆ　Ｆ　ＦＦまでの範囲である。これらのア
ドレスは説明が簡単になるように選択した。各記憶領域
のアドレス範囲は設計事項である。主記憶装置２４と制
御記憶２６とを切替えるために２以上のアドレスピッ１
−の操作が必要な場合もある。

専用記憶部３０は論理的には制御記憶２６の一部分であ
るが、物理的にはプロセッサ制御論理２８の中に所在し
、制御記憶２６の特定のセグメントに写像されている。

制御記憶２６の特定のセグメントは代表的にはおよそ２
５６バイトの長さを有する（これより大きくてもよい）
。専用記憶部３０はシステムバス２２に接続された周辺
装置の各々に対して］一つの一意的なメモリ写像アドレ
スを含む。

プロセッサ制御論理２８はバスフィーダ１８ａを介して
バス間アダプタ２０に接続される。プロセッサ制御論理
２８には１対の指定変更ラッチが、物理的に組込まれて
いる。この１対の指定の変更ラッチは主マイクロプロセ
ッサ１２及び副マイクロプロセッサ１４からのメモリア
クセスを主記憶装置２４または制御記憶２６へ向けるの
に有用なものである。これは１９８３年８月２９日付の
米国特許出願第５２７０５３号に詳しく説明されている
。

一意的なメモリ写像アドレスが与えられた周辺装置への
データ転送及びそこからのデータ転送は。

第２図に示す制御装置及び以下に示す手法に従って処理
される。主マイクロプロセッサ１２が周辺装置の使用を
要求する命令を受け取って復号すると、第２図の制御装
置が呼び出される。データ転送のための本発明の手法は
、使用すべき周辺装置をシステムバス２２へ接続できる
こと、主マイクロプロセッサ１２の中間の記憶媒体を使
用せずに、プロセッサバス１８へのデータの書込み及び
プロセッサバス１８からのデータの読取りを適時に行う
ことができること、を意図する。説明の簡単のために、
対象とする周辺装置を周辺装置１６と仮定する。第２図
の制御装置の理解を容易にするため、制御装置で使用さ
れる論理信号の通常の状態を図中それぞれ括弧内に示し
た［論理的に高レベルなら（Ｈ）、低レベルなら（Ｌ）
］ 主マイクロプロセッサ１２が浮動小数点命令に遭遇する
と、その周辺装置を使用するために活動を開始する。主
マイクロプロセッサ１２は周辺装置へ指令を送って手順
の第１ステツプを実行する。

本実施例では全ての周辺装置にはそれぞれ一意的なメモ
リ写像アドレスが与えられているので、主マイクロプロ
セッサ１２は復号された命令を実行するための適切な指
令を、周辺装置１６に係る所定のメモリ写像場所（実施
例では５Ｆ２Ｘの範囲のアドレス）へその指令の″書込
み”を試行するという形で、そこへ送ることになる。実
行される浮動小数点命令の性質に依存して、主マイクロ
プロセッサ１２は周辺装置１６八″書込み″指令または
″読取り″指令のいずれか一方を送る。さらに、主記憶
装置２４から直接にデータを要求する他の命令の実行が
始まれば、その命令の種類に応じて主マイクロプロセッ
サ１２の出力ピンに特定の機能コードが出力される。こ
の機能コードは、その命令が主記憶装置２４から直接に
データを読み取るかまたはそこへ直接に書き込むための
命令であることを示すように出力される。

どんな周辺装置でもデータを要求する場合は、まず初め
にそのデータを主記憶装置２４から読み取ってからその
周辺装置に書き込むということを理解されたい。従って
周辺装置１６がデータを要求すれば、そのデータを自身
に書き込むように条件付けなければならない。また逆に
、周辺装置１６がデータを操作し終えた場合は、その結
果を周辺装置１６から読み取って次に主記憶装置２４へ
書き込む。初めに実行すべき命令が、周辺装置１６に、
主記憶装置２４からデータを要求するオペレーションの
遂行を要請したと仮定しよう。

そうした命令に応答して主マイクロプロセッサ１２は″
書込み′″指令周辺装置（従って関連するメモリ写像ア
ドレス；実施例では５Ｆ２Ｘの範囲のアドレス）へ書き
込む。ＩＩ　Ｘ　ＩＩは任意の１６進数である（この桁
は何で終ってもよいことを意味する）。これと同時に、
主マイクロプロセッサの出力ピン（前述の機能コード出
力用）及びそれに接続された信号線３８は、実行される
命令の性質を論理的に示すように条件付けられる。デコ
ーダ４０はこの記能コー、ドを用み取って、浮動小数点
指令を検知した場合は、常にそのＹ３出力を論理的に低
レベルにセットする。この低レベルの出力信号はインバ
ータ４２で反転されてＯＲゲート４４０入力の１つに印
加される。従って１機能コードが指令を表わしていれば
、ＯＲゲート４４の入力の１つは論理的な高レベルに維
持される。

周辺装置１６に関連するメモリ写像アドレスへの指令の
書込みによって、プロセッサバス１８にそのアドレスが
置かれる。アドレスデコーダ５０がプロセッサバス１８
からそのアドレスを受け取って検知する。アドレスデコ
ーダ５０がアドレスブロック５Ｆ２Ｘへの書込みを検知
した場合は、常にそのＹ２出力を論理的に低レベルにセ
ットする。このＹ２出力はＡＮＤゲート５４の反転入力
５２に接続される。従って周辺装置に関連する所定のメ
モリ写像場所へのアクセスが試行された場合は、常に、
ＡＮＤゲート５４には反転入力５２によって論理的に高
レベルが印加される。

ＡＮＤゲート５４のもつ１つの反転入力５６はプロセッ
サバス１８のアドレスラインＡ１に、直接、接続される
。アドレスラインＡ１は最後から２番目のビットを転送
する。このアドレスラインＡ１を用いて指令とデータと
の切替えを行う。これについては後で説明する。アドレ
スラインＡ１が論理的に低レベルな場合は、ＡＮＤゲー
ト５４には反転入力５６によって論理的な高レベルが印
加される。従って、メモリ写像アドレスがアクセスされ
かつアドレスラインＡＩが論理的に低レベルな場合にの
み、ＡＮＤゲート５４は付勢され論理的な高レベルを出
力する。これ以外の入力条件の場合は、ＡＮＤゲート５
４は論理的な低レベルを出力する。

ＡＮＤゲート５４が論理的な高レベルを出力すれば線５
８を介してＯＲゲート４４が付勢される。

前述のようにＯＲアゲ−−４４は、適切な機能コードが
検知されていれば、インバータ４２によって付勢される
。従ってＯＲゲート４４はいずれか一方の入力でも論理
的な高レベルにセットされていれば論理的な高レベルを
出力する。一方、ＯＲゲート４４の出力を論理的な低レ
ベルに強制するにはいずｔｂの入力をも論理的な低レベ
ルに維持しなければならない。ＯＲゲート４４の出力は
線４６を介して周辺装置１６の入力ピン４８（指令／デ
ータ入力ピン）に接続される。入力ピン４８が論理的に
低レベルにセットされている時は−ｍ辺装置１６はデー
タを受諾するかまたは転送するように条件付けられる。

入力ピン４８が論理的に高レベルにセットされている時
は、周辺装置１６は指令の通知を待機する。

こうして周辺装置１６が指令を受諾するように条件付け
られたならば１次のステップは、その指令の性質を通知
することである。その指令が″書込み′″の場合（デー
タを主記憶装置２４から読み取ってそれを周辺装置１６
に書き込む場合）は、制御論理は次のように応答する。

特有な指令を５Ｆ２Ｘへ書込んだ主マイクロプロセッサ
１２がらの特有な機能コードの検知によって、ＡＮＤゲ
ート６２の反転入力６ｏちまた論理的な高レベルにセッ
トされる。ＡＮＤゲート６２の反転入力６４は、主記憶
装置２４の読取り（即ち周辺装置への″′書込み”）の
場合は論理的な低レベルにセットされ、主記憶装置２４
の書込み（即ち周辺装置からの″読取り″）の場合は論
理的な高レベルにセットされる。

ＡＮＤゲート６２の反転入力６６はＡＮＤゲートロ８で
条件付けられる。ＡＮＤゲート６８の２つの入力（線７
０と線７２）がいずれも論理的に高レベルにセットされ
ると、ＡＮＤゲート６８はそれによって付勢されて自身
の反転出力を介して論理的な低レベルを出力する。ＡＮ
Ｄゲート６８の一方の入力（線７０）が高レベルにセッ
トされているならばそれは、エラー状態が存在しないこ
とを示す。ＡＮＤゲート６８の他方の入力（線７２）が
高レベルにセットされているならばそれは、システム／
３７０のメモリアクセスが生ずることを示す。

反転入力６０．６４．及び６６によってＡＮＤゲート６
２の全ての入力に高レベルが印加されると、ＡＮＬ）ゲ
ー１−６２は自身の出力を高レベルにセットする（線７
６）。従ってＯＲゲート７８の入力（線７６）には論理
的な高レベルが印加される。

ＯＲゲート７８の入力（線７６）が論理的な高レベルに
セットされていれば、ＯＲゲート７８はそれによって付
勢されて高レベルを出力しく線８０）。

この高レベル出力は入力ピン８２（書込み指令ピン）で
反転されて周辺装置１６へ印加される。こうして、周辺
装置１６は、浮動小数点機能の遂行に必要なデータを受
諾するように条件付けられる。

ＯＲゲート７８の他の入力（線８８）は、周辺装置１６
に関連するメモリ写像アドレスへの書き込みから得られ
る。この入力は、呼出しなしに周辺装置の使用が要求さ
れる場合に備えて設けられている。メモリ写像アドレス
への書込みが行われた場合は、線８４は低レベルにセッ
トされる。周辺装置１６が使用中でない時は常に、この
低レベル信号はインバータ８６で反転されて高レベルと
なる。インバータ８６の出力（線８８）が論理的な高レ
ベルにセットされると、ＯＲゲー１−７８の入力（線８
８）は論理的な高レベルにセットされる。ＯＲゲート７
８の入力（線８８）が論理的な高レベルにセットされる
と、ＯＲゲート７８は付勢されて高レベルを出力しく線
８０）、この高レベル出力は入力ピン８２（書込み指令
ピン）で反転されて周辺装置１６へ印加される。こうし
て入力ピン８２がセットされて、周辺装ｗ１６は、浮動
小数点機能の遂行に必要なデータを受諾するように条件
付けられる。

こうして周辺装置１６がデータを受諾するよう指令され
たならば、周辺装置１６は、自身の準備完了信号（線＃
４）を活動化させて準備完了であるということを知らせ
る。この信号は最終的には新しいバスサイクルの開始を
許可し、その結果。

主マイクロプロセッサ１２はそのバスサイクルで周辺装
置１６の必要なデータをシステムバス２２を介して主記
憶装置２４から読み取るゎ主マイクロプロセッサ１２が
こうしてデータを読み取ると、そのデータは、システム
バス２２に接続された双方向性のバッファ９０及びバッ
ファ９２を介して、周辺装置１６へ送られる。バッファ
９０及びバッファ９２は実施例ではアクセスされた周辺
装置へデータを通過させるよ°うに通常は条件付けられ
る。

主記憶装置２４からデータを読み取ってそのデータをシ
ステムバス２２へ出力する前に、主マイクロプロセッサ
１２はアドレスラインＡ１を論理的な高レベルにセット
する。これによってＯＲゲート４４の入力（線５８）は
論理的な低レベルにセットされる。これと同時に、機能
コードは、データの書込みであって指令の書込みではな
いことを示すように変更して、デコーダ４０のＹ３出力
を高レベルにセットする。ＯＲゲート４４の入力（線５
８と線１１４）がいずれも低レベルにセットされれば、
ＯＲゲート４４は自身の出力を低レベルに保持し、周辺
装置１６の入力ピン４８（指令／データ入力ピン）は低
レベルにセットされて、それによってデータを転送すべ
きことを標示する。

こうして周辺装置１６は、主マイクロプロセッサ１２の
内部レジスタとやり取りすることなく、直接、システム
バス２２及びバッファ９０．９２からデータを周辺装置
自身に書み込むよう条件付けられる。

周辺装置の読取り（即ち、操作されるデータがアクセス
された周辺装置から主記憶装置２４へ転送される場合）
は、周辺装置の書込みと同様にして条件付けられる。周
辺装置１６が、入力ピン４８が適切にセットされること
によって指令を待機するように通知されたなら、主マイ
クロプロセッサ１２は周辺装置の１′読取り″オペレー
ションを以下のようにして開始する。ＡＮＤゲート９６
は反転入力９８．１００及び１０２を有する。反転入力
９８は線１０４を介してアドレスストローブ信号（低レ
ベルが活動状態）を受け取る。反転入力１００は線１０
６を介してＡＮＤゲート１０８の出力に接続される。反
転入力１０２は、遂行すべき主記憶装置２４のアクセス
のタイプを表わすために線１１０に接続される。

ＡＮＤゲート１０８の２つの入力（線１１４）は、それ
ぞれ、アドレス境界エラー状態、インバータ４２の出力
からの特定の機能コードの検知、を表わす。アドレス境
界エラーなしに特定の機能コードが検知されたなら、Ａ
ＮＤゲート１０８は論理的な低レベルを出力する（線１
０６）ので、ＡＮＤゲー１へ９６には反転入力１００に
よって論理的な高レベルが印加される。同様に、主記憶
装置２４のアクセスが書込みならば線１１０は論理的な
低レベルにセットされ、Ａ、　Ｎ　Ｄゲート９６には反
転入力１０２によって論理的な高レベルが印加される。

線１０４を介して特有なアドレスストローブ信号（低レ
ベル）を、ＡＮＤゲート９６が受け取ると（ただし反転
入力９８で反転される）、ＡＮＤゲート９６は付勢され
て論理的な高レベルを出力する。

こうしてＯＲゲート１１８の入力（線１１２と線１１６
）が論理的な高レベルにセットされてＯＲゲート１１８
が付勢される。ＯＲゲート１１８が付勢されると、ＯＲ
ゲート１１８は自身の反転出力を介して論理的な低レベ
ルを出力する。ＯＲゲート１１８の反転出力は線１２０
を介して周辺装置１６の入力ピン１２２（読取り入力ピ
ン）へ接続される。入力ピン１２２が論理的な低レベル
にセットされていれば、これによって周辺装置１６はそ
こからデータを読み取るよう条件付けられる。ＯＲゲー
ト１１８の反転出力は線１２０を介してバッファ９０及
び９２の単一方向性制御のピン１２４にも接続される。

ピン１２４が論理的な低レベルにセットされていれば、
これによってバッファ９０及び９２は周辺装置１６から
システムバス２２ヘデータを転送するよう強制される。

周辺装置１６の″′読取り″が要求されない時は、線１
２０は論理的な高レベルとなって、バッファ９０及び９
２のピン１２４を高レベルにセットし。

データをシステムバス２２から周辺装置１６へ転送する
よう制御する６ ＯＲゲート１１８の他の入力（線１２６）は。

周辺装置１６に関連するメモリ写像アドレスへの書込み
から得られる。この入力は、呼出しなしに周辺装置の使
用が要求される場合に備えて設けられている。メモリ写
像アドレスへの書込みが行われた場合は、線１２８は低
レベルにセットされる。

周辺装置」６が使用中でない時は常に、この低レベル信
号はインバータ１３０で反転されて論理的な高レベルと
なる。インバータ１３０の出力（線１２６）が論理的な
高レベルにセットされると、ＯＲゲート１１８の入力（
線１２６）は論理的な高レベルにセラ１〜される。ＯＲ
ゲート１１８の入力（線１２６）が論理的な高レベルに
セットされると、ＯＲゲート１１８は付勢されて自身の
反転出力を介して論理的な低レベルを出力する。こうし
て入力ピン１２２がセットされて、周辺装置１６は、浮
動小数点機能の遂行に必要なデータを転送するように条
件付けられる。

以上の実施例の説明にあたって、記憶装置の全てをアド
レス指定するに十分なメモリ復号が主マイクロプロセッ
サ１２で使用可能であること、単一バスサイクルのデー
タ転送のための一意的な特定の復号即ち機能コードが存
在すること、を仮定した。使用可能なメモリ復号が十分
でない場合は。

主記憶装置のデータトランザクションを遂行すべきであ
るという識認にそうした機能を添えるために付加的な制
御回路を具備してもよい。

［発明の効果］ 以上説明したように、本発明によれば、マイロプロセッ
サで実施されたメインフレームデータ処理システムにお
いて主記憶装置と周辺装置との間のデータ転送を最適に
遂行することができる。

【図面の簡単な説明】

第１図は、本発明を利用する、マイクロプロセッサで実
施されたデータ処理システムの概略を表わすブロック図
、第２図は第２Ａ図乃至第２Ｃ図の関係を表わす図、第
２Ａ図乃至第２Ｃ図は本発明に従って主記憶装置と周辺
装置とのデータ転送を行う制御装置を表わすブロック図
である。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　頓　宮　孝　− （外１名）

Claims (1)

1. 【特許請求の範囲】 システムバスを介してプロセッサと、主記憶手段と、制
   御記憶手段と、複数の周辺装置と、が相互に接続された
   データ処理システムにおいて前記複数の周辺装置のうち
   の選択された周辺装置へのデータ転送、及び該選択され
   た周辺装置からのデータ転送、を行うデータ転送装置で
   あって、前記制御記憶手段に在って、前記複数の周辺装
   置の各々に写像され、関連する一意的なアドレスを各々
   有する複数の記憶場所と、 前記複数の周辺装置と前記複数の記憶場所との間に接続
   され、該複数の記憶場所の１つへのアクセスを検知し該
   アクセスの検知に応答して周辺装置のオペレーションの
   準備を完了させるための開始信号を発生する第１の制御
   論理手段と、前記プロセッサに関連し、前記準備完了し
   た周辺装置に代わって前記プロセッサがメモリアクセス
   を行うときは常に許可信号を発生する第２の制御論理手
   段と、 前記プロセッサ、前記複数の周辺装置、及び前記システ
   ムバスに接続され、前記許可信号に応答して前記準備完
   了した周辺装置のシステムバス制御を許可する第３の制
   御論理手段と、 を有することを特徴とするデータ転送装置。