JPH01214902A - プログラマブル・コントローラ - Google Patents
プログラマブル・コントローラInfo
- Publication number
- JPH01214902A JPH01214902A JP63040109A JP4010988A JPH01214902A JP H01214902 A JPH01214902 A JP H01214902A JP 63040109 A JP63040109 A JP 63040109A JP 4010988 A JP4010988 A JP 4010988A JP H01214902 A JPH01214902 A JP H01214902A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- data
- memory
- register
- sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline, look ahead using instruction pipelines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はシーケンス命令の高速演算実行を行ない得るよ
うにしたプログラマブル・コントローラに関する。
うにしたプログラマブル・コントローラに関する。
（従来の技術）
第４図は、従来のプログラマブル・コントローラの一例
を示すブロック図である。第４図において、プログラム
・メモリ１と、データ・メモリ２と、シーケンス実行制
御部３は、共通のアドレス・バス４およびデーターバス
５により接続されている。プログラム・メモリ１は、命
令部およびオペランド部からなるシーケンス命令群を格
納するものである。データ・メモリ２は、プロセス入出
力データ、内部出力等の演算データを格納するものであ
る。シーケンス実行制御部３は、プログラム・メモリ１
からフェッチした命令部とデータ・メモリ２からの演算
データとに基づいて、シーケンス演算を実行するもので
ある。
を示すブロック図である。第４図において、プログラム
・メモリ１と、データ・メモリ２と、シーケンス実行制
御部３は、共通のアドレス・バス４およびデーターバス
５により接続されている。プログラム・メモリ１は、命
令部およびオペランド部からなるシーケンス命令群を格
納するものである。データ・メモリ２は、プロセス入出
力データ、内部出力等の演算データを格納するものであ
る。シーケンス実行制御部３は、プログラム・メモリ１
からフェッチした命令部とデータ・メモリ２からの演算
データとに基づいて、シーケンス演算を実行するもので
ある。
すなわち、シーケンス実行制御部３は、命令ポインタ６
からアドレス・バス４を介してプログラム・アドレスを
プログラム・メモリ１に指示し、データ番バス５を介し
てシーケンス命令を命令レジスタ７に取込む。次に、デ
ータ舎メモリ２のアドレスとなるシーケンス命令のオペ
ランド部を、命令レジスタ７からアドレス・バス４を介
してデータ・メモリ２に指示し、データ・バス５を介し
てデータ・レジスタ８に取込む。そして最後に、命令レ
ジスタ７の内容とデータ・レジスタ８の内容とを基に、
ビット演算処理部９によってシーケンス命令の主体であ
る２値論理演算を実行する。
からアドレス・バス４を介してプログラム・アドレスを
プログラム・メモリ１に指示し、データ番バス５を介し
てシーケンス命令を命令レジスタ７に取込む。次に、デ
ータ舎メモリ２のアドレスとなるシーケンス命令のオペ
ランド部を、命令レジスタ７からアドレス・バス４を介
してデータ・メモリ２に指示し、データ・バス５を介し
てデータ・レジスタ８に取込む。そして最後に、命令レ
ジスタ７の内容とデータ・レジスタ８の内容とを基に、
ビット演算処理部９によってシーケンス命令の主体であ
る２値論理演算を実行する。
第５図は、この場合のプログラマブル争コントローラの
動作を概念的に示したものである。第５図に示すように
、シーケンス命令の２値論理命令１命令の実行時間は、
命令フェッチ時間と、オペランド・データ・取込み時間
と、命令実行時間との総和となる。さらに、命令フェッ
チやオペランド・データ・取込みのメモリ・アクセスに
要する時間は、命令実行時間である２値論理演算に要す
る時間に比べて長くなっている。
動作を概念的に示したものである。第５図に示すように
、シーケンス命令の２値論理命令１命令の実行時間は、
命令フェッチ時間と、オペランド・データ・取込み時間
と、命令実行時間との総和となる。さらに、命令フェッ
チやオペランド・データ・取込みのメモリ・アクセスに
要する時間は、命令実行時間である２値論理演算に要す
る時間に比べて長くなっている。
（発明が解決しようとする課題）
以上のことから、従来のプログラマブル・コントローラ
では、２値論理演算を主体とするシーケンス命令実行時
間中における、メモリ・アクセス時間の占める割合が大
きいため、ロス時間が生じてシーケンス命令の演算実行
を高速に行なえないという問題があった。
では、２値論理演算を主体とするシーケンス命令実行時
間中における、メモリ・アクセス時間の占める割合が大
きいため、ロス時間が生じてシーケンス命令の演算実行
を高速に行なえないという問題があった。
本発明の目的は、ロス時間を少なくしてシーケンス命令
の高速演算実行を行なうことが可能なプログラマブル・
コントローラを提供することにある。
の高速演算実行を行なうことが可能なプログラマブル・
コントローラを提供することにある。
［発明の構成］
（課題を解決するための手段）
上記の目的を達成するために本発明のプログラマブル・
コントローラは、命令部およびオペランド部からなるシ
ーケンス命令群を格納するプログラム・メモリと、プロ
セス入出力データ、内部出力等の演算データを格納する
データ・メモリと、プログラム・メモリからフェッチし
た命令部とデータ・メモリからの演算データとに基づい
てシーケンス演算を実行するシーケンス実行制御部と、
シーケンス実行制御部がプログラム−メモリからの命令
フェッチ時に、オペランド部をデータ・メモリのアドレ
スとしてデータ・メモリから演算データの取込みを行な
うためのデータ・メモリ・アドレスを保持する保持レジ
スタとを備えて構成している。
コントローラは、命令部およびオペランド部からなるシ
ーケンス命令群を格納するプログラム・メモリと、プロ
セス入出力データ、内部出力等の演算データを格納する
データ・メモリと、プログラム・メモリからフェッチし
た命令部とデータ・メモリからの演算データとに基づい
てシーケンス演算を実行するシーケンス実行制御部と、
シーケンス実行制御部がプログラム−メモリからの命令
フェッチ時に、オペランド部をデータ・メモリのアドレ
スとしてデータ・メモリから演算データの取込みを行な
うためのデータ・メモリ・アドレスを保持する保持レジ
スタとを備えて構成している。
（作用）
従って、本発明のプログラマブル争コントローラにおい
ては、シーケンス実行制御部がプログラム・メモリから
の命令フェッチ時に、オペランド部をデータ・メモリの
アドレスとしてデータ・メモリから演算データの取込み
を行なうためのデータ・メモリ・アドレスを保持する保
持レジスタを備えていることにより、プログラム舎メモ
リの命令部とデータ争メモリの演算データとを同時に、
取込んで命令実行できる、すなわち次命令フェッチと現
命令実行とを同時に行なうことが可能となる。
ては、シーケンス実行制御部がプログラム・メモリから
の命令フェッチ時に、オペランド部をデータ・メモリの
アドレスとしてデータ・メモリから演算データの取込み
を行なうためのデータ・メモリ・アドレスを保持する保
持レジスタを備えていることにより、プログラム舎メモ
リの命令部とデータ争メモリの演算データとを同時に、
取込んで命令実行できる、すなわち次命令フェッチと現
命令実行とを同時に行なうことが可能となる。
（実施例）
以下、本発明を図面に示す一実施例を参照して説明する
。
。
第１図は、本発明によるプログラマブル・コントローラ
の一実施例を示すブロック図である。第１図に示すよう
に、本実施例のプログラマブル・コントローラは、プロ
グラム−メモリ１０と、データ・メモリ１１と、シーケ
ンス実行制御部１２と、保持レジスタであるパイプ・ラ
イン・レジスタ１３とから構成している。また、シーケ
ンス実行制御部１２は、命令ポインタ１４と、命令レジ
スタ１５と、データ・レジスタ１６と、ビット演算処理
部１７と、タイミング制御部１８とからなっている。一
方、命令ポインタ１４とプログラム・メモリ１０をプロ
グラム・アドレス・バス１９−１により接続し、命令レ
ジスタ１５とプログラム・メモリ１０とを第１のプログ
ラム・データ・バス２０−１により接続している。また
、プログラム・メモリ１０とパイプ・ライン・レジスタ
１３を第２のプログラム・データ・バス２０−２により
接続し、データパメモリ１１とパイプ・ライン・レジス
タ１３をオペランド・アドレス・バス１つ−２により接
続している。さらに、データ・メモリ１１とデータ・レ
ジスタ１６をオペランド・データ・バス２０−３により
接続している。
の一実施例を示すブロック図である。第１図に示すよう
に、本実施例のプログラマブル・コントローラは、プロ
グラム−メモリ１０と、データ・メモリ１１と、シーケ
ンス実行制御部１２と、保持レジスタであるパイプ・ラ
イン・レジスタ１３とから構成している。また、シーケ
ンス実行制御部１２は、命令ポインタ１４と、命令レジ
スタ１５と、データ・レジスタ１６と、ビット演算処理
部１７と、タイミング制御部１８とからなっている。一
方、命令ポインタ１４とプログラム・メモリ１０をプロ
グラム・アドレス・バス１９−１により接続し、命令レ
ジスタ１５とプログラム・メモリ１０とを第１のプログ
ラム・データ・バス２０−１により接続している。また
、プログラム・メモリ１０とパイプ・ライン・レジスタ
１３を第２のプログラム・データ・バス２０−２により
接続し、データパメモリ１１とパイプ・ライン・レジス
タ１３をオペランド・アドレス・バス１つ−２により接
続している。さらに、データ・メモリ１１とデータ・レ
ジスタ１６をオペランド・データ・バス２０−３により
接続している。
ここで、プログラム・メモリ１０は、命令部（命令部１
〜Ｎ）およびオペランド部（オペランド部１〜Ｎ）から
なるシーケンス命令群を格納するものである。データ・
メモリ１１は、プロセス入出力データ、内部出力等の演
算データを格納するものである。パイプ・ライン・レジ
スタ１３は、演算データのアドレスとなるオペランド部
をラッチするものである。シーケンス実行制御部１２は
、プログラム・メモリ１０からフェッチした命令部とデ
ータ・メモリ１１からの演算データとに基づいて、シー
ケンス演算を実行するものである。
〜Ｎ）およびオペランド部（オペランド部１〜Ｎ）から
なるシーケンス命令群を格納するものである。データ・
メモリ１１は、プロセス入出力データ、内部出力等の演
算データを格納するものである。パイプ・ライン・レジ
スタ１３は、演算データのアドレスとなるオペランド部
をラッチするものである。シーケンス実行制御部１２は
、プログラム・メモリ１０からフェッチした命令部とデ
ータ・メモリ１１からの演算データとに基づいて、シー
ケンス演算を実行するものである。
すなわち、シーケンス実行制御部１２において、命令ポ
インタ１４はプログラム・メモリ１０にプログラム・ア
ドレスを指示するものであり１．命令レジスタ１５はプ
ログラム・メモリ１０の命令部をラッチするものである
。また、データ・レジスタ１６はデータ・メモリ１１の
演算データをラッチするものであり、ビット演算処理部
１７は命令レジスタ１５の内容とデータ・レジスタ１６
の内容とを基に、シーケンス命令の主体である２値論理
演算を実行するものである。さらに、タイミング制御部
１８は内部のクロック信号がらタイミング信号Φ１．Φ
２を作成し、タイミング信号Φｌによって命令ポインタ
１４．命令レジスタ１５゜ビット演算処理部１７の動作
を制御し、タイミング信号Φ２によってデータ・レジス
タ１６．パイプ・ライン・レジスタ１３の動作を制御す
るものである。
インタ１４はプログラム・メモリ１０にプログラム・ア
ドレスを指示するものであり１．命令レジスタ１５はプ
ログラム・メモリ１０の命令部をラッチするものである
。また、データ・レジスタ１６はデータ・メモリ１１の
演算データをラッチするものであり、ビット演算処理部
１７は命令レジスタ１５の内容とデータ・レジスタ１６
の内容とを基に、シーケンス命令の主体である２値論理
演算を実行するものである。さらに、タイミング制御部
１８は内部のクロック信号がらタイミング信号Φ１．Φ
２を作成し、タイミング信号Φｌによって命令ポインタ
１４．命令レジスタ１５゜ビット演算処理部１７の動作
を制御し、タイミング信号Φ２によってデータ・レジス
タ１６．パイプ・ライン・レジスタ１３の動作を制御す
るものである。
次に、以上の如く構成したプログラマブル・コントロー
ラの動作について説明する。
ラの動作について説明する。
まず、命令ポインタ１４の内容を更新するタイミング信
号Φ１にて、更新される前の命令ポインタ１４の内容を
アドレスとするプログラム・メモリ１０の命令部および
オペランド部が、命令レジスタ１５およびパイプ・ライ
ン・レジスタ１３にそれぞれ取込まれる。次に、タイミ
ング信号Φ２にて、パイプ・ライン・レジスタ１３の内
容をアドレスとするデータ・メモリ１１の演算データが
、データ◆レジスタ１６に取込まれる。またこれと同時
に、次命令の演算データを取込むために、データ・メモ
リ１１のメモリ・アクセス時間を考慮してパイプ・ライ
ン・レジスタ１３がトランスペアレント状態とされる。
号Φ１にて、更新される前の命令ポインタ１４の内容を
アドレスとするプログラム・メモリ１０の命令部および
オペランド部が、命令レジスタ１５およびパイプ・ライ
ン・レジスタ１３にそれぞれ取込まれる。次に、タイミ
ング信号Φ２にて、パイプ・ライン・レジスタ１３の内
容をアドレスとするデータ・メモリ１１の演算データが
、データ◆レジスタ１６に取込まれる。またこれと同時
に、次命令の演算データを取込むために、データ・メモ
リ１１のメモリ・アクセス時間を考慮してパイプ・ライ
ン・レジスタ１３がトランスペアレント状態とされる。
その後、既に取込んだ命令レジスタ１５の内容とデータ
・レジスタ１６の内容とを基に、ビット演算処理部１７
ではタイミング信号Φ１にて２値論理演算が実行される
。またこれと同時に、タイミング信号Φｌにて命令ポイ
ンタ１４の内容が更新される。第２図は、この場合のプ
ログラマブル・コントローラの動作を概念的に示したも
のである。
・レジスタ１６の内容とを基に、ビット演算処理部１７
ではタイミング信号Φ１にて２値論理演算が実行される
。またこれと同時に、タイミング信号Φｌにて命令ポイ
ンタ１４の内容が更新される。第２図は、この場合のプ
ログラマブル・コントローラの動作を概念的に示したも
のである。
次に、上述した動作について、第３図を用いてより詳細
に説明する。
に説明する。
まず、命令ポインタ１４の内容がクロック信号の立上が
りタイミングで更新され、命令２アドレスが出力される
。またこれと同時に、プログラム−メモリ１０が既に出
力していた命令部１およびオペランド部１が、命令レジ
スタ１５およびパイプ・ライン・レジスタ１３にそれぞ
れラッチされる。ここで、オペランド部１はクロック信
号の立下がりタイミングでトランスペアレント状態にて
取込みが開始されており、既にオペランド・アドレス・
バス１９−２には演算データのアドレスであるオペラン
ド部１が出力されてぃ−る。
りタイミングで更新され、命令２アドレスが出力される
。またこれと同時に、プログラム−メモリ１０が既に出
力していた命令部１およびオペランド部１が、命令レジ
スタ１５およびパイプ・ライン・レジスタ１３にそれぞ
れラッチされる。ここで、オペランド部１はクロック信
号の立下がりタイミングでトランスペアレント状態にて
取込みが開始されており、既にオペランド・アドレス・
バス１９−２には演算データのアドレスであるオペラン
ド部１が出力されてぃ−る。
次に、データ・レジスタ１６ではクロック信号の立上が
りタイミングからトランスペアレント状態にて演算デー
タ１の取込みが開始されており、クロック信号の立下が
りタイミングでラッチされる。
りタイミングからトランスペアレント状態にて演算デー
タ１の取込みが開始されており、クロック信号の立下が
りタイミングでラッチされる。
その後、命令レジスタ１５に取込まれた命令部１と、デ
ータ・レジスタ１６に取込まれた演算データ１とを基に
、ビット演算処理部１７ではクロック信号の立上がりタ
イミ・ング信号にて、シーケンス命令の主体である２値
論理演算が実行される。
ータ・レジスタ１６に取込まれた演算データ１とを基に
、ビット演算処理部１７ではクロック信号の立上がりタ
イミ・ング信号にて、シーケンス命令の主体である２値
論理演算が実行される。
以後、上述の動作が繰返して行なわれる。
上述したように、本実施例のプログラマブル・コントロ
ーラにおいては、プログラム・アドレス・バス１つ−１
とオペランド・アドレス・バス１９−２とを分離すると
共に、第１のプログラム番データーバス２０−１と第２
のプログラムｅデータ・バス２０−２とオペランド・デ
ータ・バス２０−３とを分離し、かつ第２のプログラム
・データ・バス２０−２とオペランド・アドレス・バス
１９−２とを分離するパイプ・ライン・レジスタ１３を
備えているので、次命令フェッチと現命令実行との同時
処理を行なうことが可能となる。
ーラにおいては、プログラム・アドレス・バス１つ−１
とオペランド・アドレス・バス１９−２とを分離すると
共に、第１のプログラム番データーバス２０−１と第２
のプログラムｅデータ・バス２０−２とオペランド・デ
ータ・バス２０−３とを分離し、かつ第２のプログラム
・データ・バス２０−２とオペランド・アドレス・バス
１９−２とを分離するパイプ・ライン・レジスタ１３を
備えているので、次命令フェッチと現命令実行との同時
処理を行なうことが可能となる。
すなわち、命令ポインタ１４．プログラム・アドレス・
バス１９−１．第１のプログラム会データ・バス２０−
１．第２のプログラム・データ・バス２０−２を用いて
次命令フェッチが行なわれ、またパイプ・ライン・レジ
スタ１３．オペランド・アドレス・バス１９−２．オペ
ランド・データ・バス２０−３．命令レジスタ１５．デ
ータ・レジスタ１６．ビット演算処理部１７を用いて現
命令実行が行なわれ、結果的に次命令フェッチと現命令
実行とが同時に行なわれる。
バス１９−１．第１のプログラム会データ・バス２０−
１．第２のプログラム・データ・バス２０−２を用いて
次命令フェッチが行なわれ、またパイプ・ライン・レジ
スタ１３．オペランド・アドレス・バス１９−２．オペ
ランド・データ・バス２０−３．命令レジスタ１５．デ
ータ・レジスタ１６．ビット演算処理部１７を用いて現
命令実行が行なわれ、結果的に次命令フェッチと現命令
実行とが同時に行なわれる。
従って、２値論理演算を主体とするシーケンス命令実行
時間中における、メモリ・アクセス時間の占める割合を
小さくできるため、ロス時間を少なくしてシーケンス命
令の高速演算実行を行なうことが可能となる。これによ
り、プログラマブル・コントローラの処理能力の増強を
図ることができ、さらにプログラマブル・コントローラ
の制御対象に対する制御精度の向上を図ることができる
。
時間中における、メモリ・アクセス時間の占める割合を
小さくできるため、ロス時間を少なくしてシーケンス命
令の高速演算実行を行なうことが可能となる。これによ
り、プログラマブル・コントローラの処理能力の増強を
図ることができ、さらにプログラマブル・コントローラ
の制御対象に対する制御精度の向上を図ることができる
。
［発明の効果］
以上説明したように本発明によれば、ロス時間を少なく
してシーケンス命令の高速演算実行を行なうことが可能
なプログラマブル・コントローラが提供できる。
してシーケンス命令の高速演算実行を行なうことが可能
なプログラマブル・コントローラが提供できる。
第１図は本発明によるプログラマブル・コントローラの
一実施例を示すブロック図、第２図は同実施例における
動作概念図、第３図は同実施例における動作タイムチャ
ート図、第４図は従来のプログラマブル・コントローラ
の構成例を示すブロック図、第５図は第４図における動
作概念図である。 １０・・・プログラム・メモリ、１１・・・データ・メ
モリ、１２・・・シーケンス実行制御部、１３・・・パ
イプ・ライン・レジスタ、１４・・・命令ポインタ、１
５・・・命令レジスタ、１６・・・データ・レジスタ、
１７・・・ビット演算処理部、１８・・・タイミング制
御部、１９−１・・・プログラム・アドレス・バス、１
９−２・・・オペランド・アドレス・バス、２０−１・
・・第１のプログラム・データ・バス、２０−２・・・
第２のプログラム・データ・バス、２０−３・・・オペ
ランド・データ・バス。 出願人代理人 弁理士 鈴 江 武 彦第１ 図 ロ ロ 日 日 第２図
一実施例を示すブロック図、第２図は同実施例における
動作概念図、第３図は同実施例における動作タイムチャ
ート図、第４図は従来のプログラマブル・コントローラ
の構成例を示すブロック図、第５図は第４図における動
作概念図である。 １０・・・プログラム・メモリ、１１・・・データ・メ
モリ、１２・・・シーケンス実行制御部、１３・・・パ
イプ・ライン・レジスタ、１４・・・命令ポインタ、１
５・・・命令レジスタ、１６・・・データ・レジスタ、
１７・・・ビット演算処理部、１８・・・タイミング制
御部、１９−１・・・プログラム・アドレス・バス、１
９−２・・・オペランド・アドレス・バス、２０−１・
・・第１のプログラム・データ・バス、２０−２・・・
第２のプログラム・データ・バス、２０−３・・・オペ
ランド・データ・バス。 出願人代理人 弁理士 鈴 江 武 彦第１ 図 ロ ロ 日 日 第２図
Claims (1)
- 【特許請求の範囲】 命令部およびオペランド部からなるシーケンス命令群を
格納するプログラム・メモリと、プロセス入出力データ
、内部出力等の演算データを格納するデータ・メモリと
、 前記プログラム・メモリからフェッチした命令部と前記
データ・メモリからの演算データとに基づいてシーケン
ス演算を実行するシーケンス実行制御部と、 前記シーケンス実行制御部がプログラム・メモリからの
命令フェッチ時に、オペランド部を前記データ・メモリ
のアドレスとしてデータ・メモリから演算データの取込
みを行なうためのデータ・メモリ・アドレスを保持する
保持レジスタと、を備えて成ることを特徴とするプログ
ラマブル・コントローラ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63040109A JP2752076B2 (ja) | 1988-02-23 | 1988-02-23 | プログラマブル・コントローラ |
| US07/313,562 US5167025A (en) | 1988-02-23 | 1989-02-22 | Programmable controller generating plural alternating clocks with each clock controlling different parts of instruction sequencing mechanism |
| US07/869,508 US5586337A (en) | 1988-02-23 | 1992-04-16 | Programmable controller with timing control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63040109A JP2752076B2 (ja) | 1988-02-23 | 1988-02-23 | プログラマブル・コントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01214902A true JPH01214902A (ja) | 1989-08-29 |
| JP2752076B2 JP2752076B2 (ja) | 1998-05-18 |
Family
ID=12571694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63040109A Expired - Lifetime JP2752076B2 (ja) | 1988-02-23 | 1988-02-23 | プログラマブル・コントローラ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5167025A (ja) |
| JP (1) | JP2752076B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3035828B2 (ja) * | 1989-12-28 | 2000-04-24 | 甲府日本電気株式会社 | 情報処理装置 |
| US5355457A (en) * | 1991-05-21 | 1994-10-11 | Motorola, Inc. | Data processor for performing simultaneous instruction retirement and backtracking |
| DE4320263A1 (de) * | 1993-06-18 | 1994-12-22 | Gsf Forschungszentrum Umwelt | Datenverarbeitungsmaschine |
| DE69513113T2 (de) * | 1994-08-31 | 2000-06-21 | Motorola Inc | Verfahren zum synchronen Speicherzugriff |
| US5862401A (en) * | 1994-10-11 | 1999-01-19 | Crown International, Inc. | Programmable central intelligence controller and distributed intelligence network for analog/digital control systems |
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