JPS62224817A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、例えば乗算回路及び加
算回路を含むディジタル信号処理プロセッサに適用して
有効な技術に関するものである。

〔従来技術〕

マイクロプロセッサにおいて、その応用範囲を限定して
処理能力の向上及び高速処理を達成するため、各種専用
プロセッサが提供されている。それらの各種専用プロセ
ッサは１例えば、昭和６０年１２月２５日オーム社発行
の「マイクロコンピュータハンドブックＪ　Ｐ２Ｏ３及
びＰ２Ｏ９に記載されているように、乗算回路及び加算
回路を含むディジタル信号処理プロセッサが、ディジタ
ルフィルタや押しボタン式電話機用トーンジェネレータ
などに利用される。

本発明者は、斯るディジタル信号処理プロセッサにおい
て、正弦波信号のような関数信号を得る場合、その関数
信号に対応される規則的なデータをデータメモリから順
次読み出すようにするとともに、その順次の読み出しの
データを当該データメモリの更新されたアドレスに再度
書き込むようにし、それによって上記読み出しデータに
対して位相をシフトさせたようなデータを簡単に形成す
ることができるようにする方法を考え、更に、その方法
を可能とするためのデータメモリに対するレジスタ構成
を検討した。即ち、例えば、データメモリに対するリー
ド・ライト動作及び演算処理を例えば１命令文行サイク
ルに含むようなプログラムによってデータ処理を行わせ
ることとすると共に、れる場合、データメモリから読み
出されたデータを１命令文行サイクルに応じた時間だけ
保持可能なディレィレジスタを設け、必要に応じて次の
命令実行サイクルのライト動作で当該保持データをその
データメモリにアドレスを更新して再書き込み可能とす
る。

〔発明が解決しようとする問題点〕

しかしながら、斯るプロセッサにおける命令には、デー
タメモリに対するライト動作を含まない命令、例えば、
レジスタ間のデータ転送命令や種々のジャンプ命令が含
まれる。これに応じて、本発明者は上記検討技術におい
て次のような問題点を見出した。すなわち、データメモ
リに対するリード・ライト動作及び演算処理を含む１命
令文行サイクルの次の命令実行サイクルが上記ジャンプ
命令であるような場合、その前の命令実行サイクルでデ
ィレィレジスタに保持されたデータは、当該ジャンプ命
令を終了した後まで保持されず、それによって当該ディ
レィレジスタに保持されたデータを有効に利用すること
ができない。

本発明の目的は、ディレィレジスタに供給されたデータ
を有効に利用することができるデータ処理装置を提供す
ることにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願おいて開示される発明のうち代表的なものの概要を
簡単に説明すれば、下記の通りである。

即ち、データメモリから読み出されたデータを入力し、
その入力データを所定の命令実行サイクルに応じた時間
だけ保持可能であると共に、その保持状態における最終
の命令実行サイクルにおける命令がデータメモリに対す
るリード・ライト動作を含まない場合、次の命令実行サ
イクルのり一ド・ライ１−動作まで当該入力データを保
持するディレィレジスタを、上記データメモリにその保
持データを選択的に供給可能に設けたものである。

〔作　用〕

上記した手段によれば、データメモリに対するリード・
ライト動作及び演算処理を含む１命令文行サイクルの次
の命令実行サイクルがジャンプ命令のようなリード・ラ
イト動作を含まない命令である場合、その前の命令実行
サイクルでディレィレジスタに供給されたデータは、当
該ジャンプ命令のような命令が終了した後まで保持され
、その次の命令実行サイクルのライト動作で当該保持デ
ータをデータメモリに供給可能となり、それによって、
ディレィレジスタに供給されたデータの有効利用、並び
にデータの高速処理及びプロゲラ１１ステツプ数の削減
を達成するものである。

〔実施例〕

第１図は本発明の１実施例であるディジタル信号処理プ
ロセッサ（以下単にプロセッサとも記す）の一部を示す
機能ブロック図である。同図に示されるプロセッサは、
特に制限されないが、公知の半導体集積回路製造技術に
よって１つの半導体基板に形成された１チツプマイクロ
プロセツサの形態を採る。

同図においてＰＣは実行すべき命令のアドレスを指示す
るためのプログラムカウンタである。プログラムカウン
タＰＣの出力端子は実行すべき命令が格納されたＲＯＭ
　（リード・オンリ・メモ１月のようなプログラムメモ
リＰＭのアドレス信号入力端子に結合され、そのプログ
ラムメモリＰＭのデータ出力端子は、実行すべき命令を
受けてそれを解読するデコーダＤＥＣの入力端子に結合
される。デコーダＤＥＣによって解読されたデータは。

プロセッサ全体を制御するための各種制御信号を形成す
るコントローラＣ０ＮＴに供給される。

同図においてＤＭは、代表的に示されるデータメモリで
あり、特に制限されないが、２つのデータ出力端子と１
つのデータ入力端子とを備えたＲＡＭ（ランダム・アク
セス・メモリ）によって構成される。斯るデータメモリ
ＤＭは、上記コントローラＣ０ＮＴから出力されるリー
ド・ライト制御信号Ｒ／Ｗなどに基づいてそのリード・
ライト制御が行われ、また、コントローラＣ０ＮＴから
出力される図示しない制御信号などで動作されるアドレ
スポインタＡＰによってアドレシングされる。データメ
モリＤＭのデータ出力端子はＸレジスタＸＲ及びＹレジ
スタＹＲの入力端子に夫々結合される。両レジスタＸＲ
及びＹＲは、データメモリＤＭから読み出されたデータ
をラッチする。

本実施例のプロセッサは、ディジタル信号処理で重要な
積和演算の高速処理のため１乗算器ＭＵＬＴ及び加算器
ＡＬＵによって演算部を構成する。

乗算器ＭＵＬＴ及び加算器ＡＬＵの入力端子は上記両レ
ジスタＸＲ及びＹＲの出力端子に結合されると共に１乗
算器ＭＵＬＴの出力端子は、特に制限されないが、加算
器ＡＬＵの一方の入力端子に結合され、また、加算器Ａ
ＬＵの他方の入力端子はＸレジスタＸＲの出力端子につ
ながる内部データバスＤＢに結合される。この内部デー
タバスＤＢは、インプットレジスタＩ　Ｒ及びアウトプ
ットレジスタＯＲを介してデータ人出力バッファＢＵＦ
に結合され１図示しない外部データバスを介して各種端
末装置と接続可能になっている。斯る演算部の構成に従
えば、上記乗算器ＭＵＬＴは１両しジスタＸＲ及びＹＲ
から出力されるデータの乗算処理やＹレジスタＹＲから
出力されるデータ及び内部データバスＤＢを介して外部
から供給されるデータの乗算処理が可能である。また、
加算器ＡＬＵは、両レジスタＸＲ及びＹＲから出力され
るデータの加算処理やＹレジスタＹＲから出力されるデ
ータ及び内部データバスＤＢを介して外部から供給され
るデータの加算処理、更に乗算器ＭＵＬＴから出力され
るデータ及びＸレジスタＸＲから供給されるデータの加
算処理や乗算器ＭＵＬＴから出力されるデータ及び内部
データバスＤＢを介して外部から供給されるデータの加
算処理が可能である。乗算器Ｍ　Ｕ　Ｌ　Ｔ及び加算器
ＡＬＵによって構成される演算部は、それによって演算
処理されたデータを内部データバスＤＢに供給可能とす
るため、当該加算器ＡＬＵの出力端子から出力されるデ
ータを蓄える複数のアキュムレータＡＣＣを介してその
演算器ＡＬＵの出力端子が内部データバスＤＢに結合さ
れる。

ここで、本実施例のプロセッサにおける１命令文行サイ
クルは、プログラムカウンタＰＣによる１回の命令フェ
ッチに基づいて実行可能なサイクルでありる。その命令
実行サイクルは、特に制限されないが、データメモリＤ
Ｍに対するリード・ライト動作を含む演算処理命令実行
サイクル、各種レジスタ間やレジスタとメモリとの間で
データの転送を行う転送命令実行サイクル、及びプログ
ラム内の命令シーケンスを変更する条件付きジャンプや
無条件ジャンプのようなジャンプ命令実行サイクルに大
別される。斯る夫々の命令実行サイクルの前には命令フ
ェッチが行われるが、上記したように、プログラムカウ
ンタＰＣからデコーダに至るデータ経路は上記内部デー
タバスＤＢと分離されているから、各命令実行サイクル
は所謂パイプライン処理的に連続して行われ、バス構成
においてもデータの高速処理が可能になっている。

なお、各命令実行サイクル時間は、システムクロック信
号に規定されることによって夫々等しく設定されている
。

第１図においてＤＲはその入力端子が上記ＸレジスタＸ
Ｒの入力端子に接続されたディレィレジスタであり、デ
ータメモリＤＭがリード動作されたときそこから読み出
されたデータが常に供給される。斯るディレィレジスタ
ＤＲは、第２図に示されるように、データメモリＤＭか
ら供給されたデータを順次所定のタイミングでラッチす
る２段のラッチ回路ＬＡＴＩ及びＬＡＴ２が直列接続さ
れて構成される。斯るラッチ回路ＬＡＴＩ及びＬＡＴ２
は、夫々制御信号φ、及びφ２がハイレベルのような動
作レベルにされることによって入力データを保持し出力
可能な状態にされる。面制御信号φ、及びφ２は、夫々
アンドゲート回路ＡＮＤ　１及びＡＮＤ２の出力端子か
ら供給される６アンドゲ一ト回路ＡＮＤ１及びＡＮＤ２
の入力端子は、クロック信号ＣＬＫＩ、ＣＬＫ２及び上
記コントローラＣ０ＮＴから出力される転送動作制御信
号φｔｒが２人力される。クロック信号ＣＬＫは、シス
テムクロック信号に同期し、各命令実行サイクルにおけ
る一定時期に所定時間ハイレベルにされるような所定の
波形を有し、プロセッサが動作状態にあるとき常に出力
される。クロック信号ＣＬＫｌ、ＣＬＫ２がハイレベル
にされる時期は、特に制限されないが、１命令実行サイ
クルにおいてそれが演算処理命令実行サイクルである場
合、データメモリＤＭに対するリード動作で読み出され
たデータが確定した後に処理の内容がデータメモリＤＭ
に対するライト動作に切り変えられるような所定時点で
ある。転送動作制御信号φｔｒは、プログラムメモリＰ
Ｍから読み出された命令が上記演算処理命令実行サイク
ルに対応する演算処理命令である場合にハイレベルにさ
れる。演算処理命令であるかの判別はデコーダＤＥＣに
よって行われ、特に制限されないが、転送動作制御信号
φｔｒは、フェッチされた命令に基づく実行処理に移行
する前に或いは移行直後にそのレベルが確定される。

したがって、演算処理命令実行サイクルでは転送動作制
御信号φｔｒがハイレベルにされるから。

その実行サイクルでデータメモリＤＭから読み出されて
ラッチ回路ＬＡＴ１に供給されたデータは。

クロック信号ＣＬＫのハイレベルに応じて制御信号φ、
がハイレベルにされると、そのタイミングに同期してラ
ッチ回路ＬＡＴ２に転送される。ラッチ回路ＬＡＴ２に
転送されたデータは、次の演算処理命令実行サイクルに
おいて再びクロック信号ＣＬＫがハイレベルにされるま
で保持される。

即ち、次の演算処理命令実行サイクルにおいて再びクロ
ック信号ＣＬ　Ｋ　２がハイレベルにされることによっ
て制御信号φ２がハイレベルにされると。

上記ラッチ回路ＬＡＴ２に転送されたデータは出力可能
な状態にされると共に、そのとき同時に制御信号φ１が
ハイレベルにされるから新たなデータがラッチ回路ＬＡ
Ｔ２に転送されて保持データの書き換えが行われる。演
算処理命令実行サイクル以外の命令実行サイクル（転送
命令実行サイクル、ジャンプ命令実行サイクル）では転
送動作制御信号φｔｒがロウレベルにされ、それによっ
て、制御信号φ１及びφ２はその命令実行サイクル期間
中ロウレベルに維持されるから、そのときラッチ回路Ｌ
ＡＴ２にラッチされているデータはその内容が書き換え
られずにそのまま保持される。よって、演算処理命令実
行サイクルに引き続いて転送命令実行サイクルやジャン
プ命令実行サイクルが介在しても、その演算処理命令実
行サイクルでデータメモリＤＭからディレィレジスタＤ
Ｒに読み出されたデータは、後続の演算処理命令実行サ
イクルまで常に保持される。

上記ラッチ回路ＬＡＴ２の出力端子は、セレクタＳＥを
介して上記内部データバスＤＢに結合される。斯るセレ
クタＳＥは、ディレィレジスタＤＲのラッチ回路ＬＡＴ
２に保持されているデータを選択的にデータメモリＤＭ
の入力端子に供給するためのもので、上記コントローラ
Ｃ０ＮＴから出力される選択制御信号φｓｅがハイレベ
ルのようなレベルにされたときデータ出力可能な状態に
され、選択制御信号φｓｅがロウレベルにされたとき高
出力インピーダンス状態にされる。選択制御信号φｓｅ
は、演算処理命令実行サイクルにおいて。

データメモリＤＭに対するライト動作の内容に応じた命
令に基づいてそのレベルが決定され、ディレィレジスタ
ＤＲに保持されているデータをデータメモリＤＭに書き
込む内容の命令が含まれる場合にハイレベルにされる。

次に上記実施例の作用効果を説明する。

（１）上記プロセッサの演算処理命令実行サイクルにお
いて、データメモリＤＭから読み出されたデータは、そ
の演算処理の内容にかかわらず常にディレィレジスタＤ
Ｒに供給され、供給されたデータは、それに引き続く命
令実行サイクルが転送命令実行サイクルやジャンプ命令
実行サイクルであっても後続の演算処理命令実行サイク
ルまで書き換えられずに保持される。すなわち、演算処
理命令実行サイクル以外の命令実行サイクルで転送動作
制御信号φｔｒがロウレベルにされ、それによって、制
御信号φ１及びφ２はその命令実行サイクル期間中ロウ
レベルに維持されるから、そのときラッチ回路ＬＡＴ２
にラッチされているデータは書き換えられずに保持され
る。例えば、演算処理命令実行サイクルの後に、データ
メモリＤＭから読み出したデータをＸレジスタＸＲを介
して上記インプットレジスタＩＲに転送するような転送
命令実行サイクルが行われても、そのときデータメモリ
ＤＭから読み出されたデータはディレィレジスタＤＲの
ラッチ回路ＬＡＴ２に供給さす、それによってラッチ回
路ＬＡＴ２に保持されているデータがその読み出しデー
タに書き換えられることはない。

（２）上記効果より、例えば、斯るプロセッサにおいて
、正弦波信号のような関数信号に応じた規則的なデータ
をデータメモリＤＭから順次読み出して演算処理を行う
とき、その読み出したデータを当該データメモリＤＭに
アドレスを更新して再度書き込みを行い、それによって
上記読み出しデータに対して位相をシフトさせたような
データをその後の演算処理で簡単に読み出すことができ
るような応用を行う場合、上記ディレィレジスタＤＲに
供給されたデータを有効に利用することができる。即ち
、斯る一連の演算処理命令実行サイクルの途中で、アキ
ュムレータＡＣＣに蓄積された処理データをデータメモ
リＤＭやアウトプットレジスタＯＲに転送したり、外部
端末装置からの割り込み要求に従ってその処理を行う必
要がある場合、その処理が行われる前の演算処理命令実
行サイクルによってディレィレジスタＤＲに供給された
データは、それら転送処理などが終了されて次の演算処
理命令実行サイクルが行われるまでディレィレジスタＤ
　Ｒに保持されるから、斯るディレィレジスタＤＲに供
給されたデータは、それを必要とする一連の演算処理命
令実行サイクルの途中で失われることはなく、そのデー
タの有効利用を図ることができる。

（３）上記効果より、ディレィレジスタＤＲに供給され
たデータは、それを必要とする一連の演算処理命令実行
サイクルの途中で失われることがないので、データの高
速処理が可能となる。

（４）上記効果（２）より、ディレィレジスタＤＲに供
給されたデータは、それを必要とする一連の演算処理命
令実行サイクルの途中で失われることがないので、プロ
グラムステップ数の削減を達成することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能であることはいうまでもない。例えば、上記実
施例におけるディレィレジスタは２段のラッチ回路によ
って少なくとも１命令実行サイクルに応じた時間だけデ
ータを保持可能な構成にしたが、それに限定されるもの
ではなく、ラッチ回路の段数やクロック信号の周期を変
更することによって少なくともそれ以上の期間に互って
データを保持するように構成してもよい。また、上記実
施例の演算処理命令実行サイクルは、データの高速処理
を達成するためにデータメモリに対するリード・ライト
動作を含むが、それに限定されず、その内容を適宜変更
することができる。その場合１例えばデータメモリに対
するリード・ライ１ル動作を含まない命令が指示された
ときにディレィレジスタのデータ入出力動作を停止させ
ることになる。また、上記実施例では、データメモリと
して２つのデータ出力端子と１つのデータ入力端子とを
供えたＲ　Ａ　Ｍのようなメモリを有するものについて
説明したが、データ入出力端子の構成は上記実施例に限
定されず、また、データメモリは擬似ＳＲＡＭでもよく
、更に、ＲＯＭ（リード・オンリ・メモリ）のようなメ
モリをもデータメモリとして有するシステム構成にして
もよい。また、上記実施例では、ＲＡＭの一方のデータ
出力端子にディレィレジスタを結合して設けたが、各デ
ータ出力端子に対応させてディレィレジスタを設けても
よい。その場合、データ入力端子が１つのＲＡＭにおい
ては、複数のディレィレジスタを選択的にメモリリード
動作に用いる必要がある。内部バスの構成については、
演算処理すべきデータとプログラムメモリから読み出さ
れる命令とを共通のデータバスを用いて転送させるよう
に構成することも可能であるが、その場合には上記実施
例のような所謂パイプライン処理による高速データ処理
は不可能となる。

以上の説明では主として本発明者によってなされた発明
をその背景となった技術分野であるディジタル信号処理
プロセッサに適用した場合について説明したが、それに
限定されるものではなく。

乗算器を演算部に含まないようなプロセッサなど種々の
データ処理装置に適用することができる。

本発明は、少なくともデータメモリから読み出されたデ
ータを所定期間保持してそのデータをデータメモリに供
給可能なディレィレジスタを備えた条件のものには適用
することができる。

〔発明の効果〕 本願において開示される発明のうち代表的なもの、によ
って得られる効果を簡単に説明すれば下記の通りである
。

即ち、データメモリＤＭから読み出されたデータは、そ
の演算処理の内容にかかわらず常にディレィレジスタＤ
Ｒに供給され、供給されたデータは、それに引き続く命
令実行サイクルが転送命令実行サイクルやジャンプ命令
実行サイクルであっても後続の演算処理命令実行サイク
ルまで保持され、その保持されたデータは１次の演算処
理命令実行サイクルでデータメモリに書き込み可能とさ
れることなどにより、ディレィレジスタに供給されたデ
ータの有効利用を図ることができると共に。

データの高速処理及びプログラムステップ数の削減を達
成することができる。

【図面の簡単な説明】

第１図は本発明の１実施例であるディジタル信号処理プ
ロセッサの一部を示す機能ブロック図、第２図はディレ
ィレジスタの詳細を示すブロック図である。 ＤＭ・・・データメモリ、Ｃ０ＮＴ・・・コントローラ
。 ＭＵＬＴ・・・乗算器、ＡＬＵ・・・加算器、ＤＲ・・
・ディレィレジスタ、ＬＡＴｌ及びＬＡＴ２・・・ラッ
チ回路。

Claims (1)

1. 【特許請求の範囲】 １、命令に従ってリード・ライト可能なデータメモリと
   、上記データメモリから読み出されたデータを入力する
   ことによって上記データメモリに書き込まれるべきデー
   タを形成するディレイレジスタと、上記データメモリか
   ら読み出されたデータを所定の命令実行サイクルに応じ
   た時間だけ上記ディレイレジスタに保持せしめると共に
   、そのデータの保持状態における最終の命令実行サイク
   ルにおける命令が上記データメモリに対するリード・ラ
   イト動作を含まない場合には次の命令実行サイクルのラ
   イト動作まで上記データを上記ディレイレジスタに保持
   せしめるようにディレイレジスタを制御する制御手段と
   を備えて成ることを特徴とするデータ処理装置。 ２、上記ディレイレジスタは、クロック信号によって データの出力時間間隔が規定される２段のラッチ回路を
   備え、命令の内容に応じてその２段のラッチ回路の入出
   力動作が禁止されるものであることを特徴とする特許請
   求の範囲第１項記載のデータ処理装置。 ３、上記データメモリに対するリード・ライト動作を含
   む命令実行サイクルは、上記データメモリに対するリー
   ド・ライト動作及び演算処理を含んで１命令実行サイク
   ルを成し、上記ディレイレジスタは、上記データメモリ
   に対するリード動作で読み出されたデータを少なくとも
   １命令実行サイクルに応じた時間だけ保持するものであ
   ることを特徴とする特許請求の範囲第１項記載のデータ
   処理装置。