JPH02181859A - コプロセッサ・インタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は数値制御装置等で使用されるプロセッサとコプ
ロセッサとの間のコプロセッサ・インターフェース回路
に係り、特にハンドシェーク機能を改良したコプロセッ
サ・インタフェース回路に関する。

〔従来の技術〕

数値制御装置等の制御装置では、算術演算やシーケンス
制御用のビット演算のために、システム内のメインプロ
セッサ以外に、これを補助するためのコプロセッサを設
けることがある。メインプロセッサとコプロセッサとは
、互いに密接にデ−夕をやりとりしながらひとつのプロ
グラムを実行していく。

両者共、独立に実行できる仕事はそれぞれ同時に独立し
て行うが、互いに仕事をすすめていく上で同期動作が必
要な場合はハンドシェークを行う。

このハンドシェークには以下のような方法が一般に用い
られている。

それは、相手のレディフラグをチエツクしながら待つフ
ラグ・センスという方法、相手から割り込み信号が入る
のを他の仕事をしながら待つ割り込みという方法、相手
のレジスタをアクセスした場合レディ状態になるまでそ
のバスサイクルが終わらないようにハードウェアの方で
制御するバス・ウェイトという方法である。

〔発明が解決しようとする課題〕

このようなシステムではハンドシェークに伴うむだ時間
を極力減らし、効率の良い動作ができるようにすること
が望ましい。しかし、特にメインプロセッサがコプロセ
ッサの状態をみながら、待ち合わせを行うケースではい
ろいろと問題になることが多い。

このような観点から上記３つの方法をみるとそれぞれ次
のような問題があることが分かる。

フラグ・センスの場合、ハードウェアは簡単であるが、
ソフトウェアでフラグを読み、その論理を判定し、条件
分岐しているので、応答が遅いという問題がある。

割り込みの場合、待っている間に他の仕事を実行するこ
とが出来るが、割り込み対する応答時間は上記フラグセ
ンスよりも遅いという問題がある。

バス・ウェイトの場合、応答時間は他の２つに比べて最
も速い。しかし、待っている間は、メインプロセッサは
仕事を処理することも他のデバイスからの割り込みを受
は付けることも出来ないという問題がある。これは、数
値制御装置等のようなリアルタイム制御装置では致命的
な欠点となる。

本発明はこのような点に鑑みてなされたものであり、高
速でかつ割込みも受付は可能なハンドシェーク方式を実
行するためのコプロセッサ・インタフェース回路を提供
することを目的とする。

〔課題を解決するための手段〕

本発明では上記課題を解決するために、メインプロセッ
サとコプロセッサとの間でハンドシェークを行うコプロ
セッサ・インタフェース回路において、前記コプロセッ
サからレディ信号が出力されるまで前記メインプロセッ
サに対してノーオペレーション命令コードを供給し、前
記レディ信号の出力があったときに前記ノーオペレーシ
ョン命令コードを同期完了後実行すべき命令コードに変
更して前記メインプロセッサに供給することを特徴とす
るコプロセッサ・インターフェース回路が、提供される
。

〔作用〕

メインプロセッサはコプロセッサの処理が終わり、レデ
ィ信号が出力されるまでノーオペレーション命令を実行
し続けるので、割込みが発生した場合でもすぐにその割
込みを実行することができる。また、コプロセッサから
のレディ信号の出力によって直ちに同期完了後実行すべ
き命令の実行に移行することができるので、同期化後の
処理を始めるまでの時間を短縮することができる。

〔実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

第１図は本発明のコプロセッサ・インターフェース回路
の一実施例を示す図である。

メインプロセッサ３は１６ビツトプロセツサであり、ア
ドレスも１６ビツトである。プログラムメモリ２は４に
ワードで構成され、アドレス番地Ｌ；！０ＯＯＯＨ〜０
ＦＦＦＨの範囲にある。コプロセッサ４はメインプロセ
ッサ３の代わりに算術演算やシーケンス制御用のビット
演算を行う。これらプログラムメモリ２、メインフ“ロ
セ・ンサ３及びコプロセッサ４はそれぞれバス５を介し
て接続される。コプロセッサ・インターフェース回路１
はプログラムメモリ２、コプロセッサ４及びバス５に接
続される。

コプロセッサ・インターフェース回路１の詳細を説明す
る。アドレスデコーダ１１及び１２はバス５に接続され
る。アドレスデコーダ１２にはアドレスの下位８ビット
ＡＯ−７が、アドレスデコーダ１１にはアドレスの上位
８ビットＡ３−１５がそれぞれ取り込まれる。アドレス
デコーダ１１はアドレスが０ＸＸＸＨ（ＸはＯ−Ｆの任
意の数を表す）のとき、プログラムメモリ２を選択する
チップセレクト信号１１ａを出力し、またアドレスがＦ
ＦＸＸＨのとき、信号１１ｂをアンド回路１３及びデー
タバッファ１４へ出力する。これらの出力１１ａ及びｌ
ｌｂは通常ｒｌＪであり、これ以外のアドレスのときは
ｒＯＪである。アドレスデコーダ１２はアドレスがＸＸ
ＦＦＨのとき、信号１２ａ、ｒｌ」をアンド回路１３へ
出力する。

従って、アンド回路１３はアドレスがＦＦＦＦＨのとき
は「１」を出力し、その他のアドレスのときはｒ□、を
出力することになる。アンド回路１３の出力は第１のセ
レクタ１８に取り込まれる。

第１のセレクタ１８はアンド回路１３の出力に応じて、
レジスタ１５及び１６のいずれかを選択し、選択したレ
ジスタ内のデータを第２のセレクタ１９へ出力する。ア
ンド回路１３の出力がｒＯｌのときはレジスタ１５の内
容を、ｒｌｌのときはレジスタ１６の内容を第２のセレ
クタ１９へ出力する。レジスタ１５にはノーオペレーシ
ョン（ＮＯＰ）命令コードが格納されており、レジスタ
１６には命令コードＢＲＡ　　ＦＦ０ＯＨ（Ｂｌ？ＡＮ
Ｃ１ｌ　ＡＬＷＡＹＳ　ＴＯＦＦ０ＯＨ）が格納されテ
イル。従ッテ、レジスタ１５が選択されるとノーオペレ
ーション命令が実行され、レジスタ１６が選択されると
ＦＦｏＯＨ番地への無条件分岐が行われる。

第２のセレクタ１９はコプロセッサ４のレディ信号４ａ
に応じて、セレクタ１８及びレジスタ１７のいずれかを
選択する。選択したレジスタ内のデータを第２のセレク
タ１９へ出力する。コプロセッサ４のレディ信号がｒＱ
」のときは第１のセレクタ１８で選択されているレジス
タ１５又は１６の内容を、ｒｌｌのときはレジスタ１７
の内容をデータバッファ１４へ出力する。レジスタ１７
には同期完了後実行すべき命令（プログラムメモリ２中
にある）のアドレス番地Ｙへの分岐命令コードがセット
しである。この分岐命令コードのセットはデータバス（
Ｄｏ−１５）を介してプロセッサ３によって行われる。

従って、レジスタＩ７が選択されるとＹ番地への無条件
分岐が行われる。

データバッファ１４はアドレスデコーダ１１の出力１１
ｂを受けたとき、第２のセレクタ１９で選択された命令
コードをバス５を介してメインプロセッサ３に与える。

従って、コプロセッサがレディ状態になると命令コード
Ｂ　ＲＡ　　Ｙ　（ＢＲＡＮＣＩＩＡＬＷＡＹＳ　ＴＯ
’ｆ）が出力され、メインプロセッサはＹ番地ヘジャン
プしてそこから必要なプログラムを実行する。

次に本実施例の動作を説明する。メインプロセッサ３は
コプロセッサ４との間で同期を行おうとする際、同期完
了後実行すべき命令のアドレスＹをレジスタ１７にセッ
トし、アドレスＦＦ０ＯＨ番地にジャンプする。すると
アドレスデコーダ１１の出力１１ｂがオンになり、デー
タバッファ１４からレジスタ１５．１６又は１７のいず
れかに格納されている命令コードがメインプロセッサ３
に与えられる。このときの命令コードはセレクタ１８及
び１９の状態で決まる。

アンド回路１３の出力はアドレスがＦＦＦＦＨに達する
までは「０」であり、コプロセッサ４のレディ信号４ａ
もコプロセッサ４が現在与えられている仕事が終わるま
ではｒＱｊであるから、データバッファ１４の出力は、
レジスタ１５のノーオペレーション命令コードとなる。

従って、メインプロセッサ３はノーオペレージコン命令
をアドレスＦＦＦＥ）（になるまで実行することになる
。

メインプロセッサ３のアドレスは、単純にインクリメン
トしていくが、ある一定値（ＦＦＦＦＨ）に達すると、
アンド回路１３の出力はｒｌｊになり、命令コードはレ
ジスタ１６のもの、すなわち、ＢＲＡ　　ＦＦ０ＯＨに
がわる。よってメインプロセッサ３はＦＦｏＯＨ番地に
戻り、再びレジスタ１５のノーオペレーション命令を実
行し続ける。

コプロセッサ４がレディ状態になるとレディ信号４ａに
よって第２のセレクタ１９が動作し、命令コードはレジ
スタ１７のＢＲＡ　　Ｍになる。ここでＹは、前もって
メインプロセッサ３が書き込んでおいたアドレスなので
、メインプロセッサ３は直ちにこの命令をフェッチし実
行することができる。

以上説明したように本実施例では、メインプロセッサ３
はコプロセッサ４のレディ信号４ａが立ち上がると同時
に必要な処理プログラムにジャンプするので、ハンドシ
ェークに伴うむだ時間が短く、効率の良い動作が可能に
なる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １−・−−−−−一−−・−コプロセッサ・インターフ
ェース回路２−−−−一・−−−一−−・−プログラム
メモリ３−・・・−・−・−・−・メインプロセッサ４
・・・−・・−・・・・−・コプロセッサ５・・−・・
−・−・−・バス 特許出願人　ファナック株式会社 代理人　　　弁理士　　服部毅巖 〔発明の効果〕 以上説明したように本発明では、割込みが発生した場合
でもすぐにその割込みを実行することができ、また、同
期化後の処理を始めるまでの時間を大幅に短縮すること
ができるという効果がある。

Claims (2)

【特許請求の範囲】
1. （１）メインプロセッサとコプロセッサとの間でハンド
   シェークを行うコプロセッサ・インタフェース回路にお
   いて、 前記コプロセッサからレディ信号が出力されるまで前記
   メインプロセッサに対してノーオペレーション命令コー
   ドを供給し、 前記レディ信号の出力があったときに前記ノーオペレー
   ション命令コードを同期完了後実行すべき命令コードに
   変更して前記メインプロセッサに供給することを特徴と
   するコプロセッサ・インターフェース回路。
2. （２）前記ノーオペレーション命令コードは第１のレジ
   スタに格納され、 前記同期完了後実行すべき命令コードは第２のレジスタ
   に格納され、 前記レディ信号に応じて前記第１又は第２のレジスタの
   いずれかが選択されることを特徴とする特許請求の範囲
   第１項記載のコプロセッサ・インターフェース回路。