JPH03211628A - 割込み制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、汎用のマイクロプロセッサを用いた各種デー
タ処理制御装置に対する割込み制御方法に関する。

従来の技術 一般に、汎用のマイクロプロセッサ（ＭＰＵ）の割込み
制御は、ＭＰＵに備えられた劃込み制御回路により、割
込み処理が記述されたメモリアドレスヘジャンブするよ
うにしている。

発明が解決しようとする課題 この時、ＭＰＵ内部での切換え処理が大きいため、かな
りのマシンサイクルを必要とするＭＰＵが多い。これは
、例えばマイクロコンピュータＭＣ６８０００に関する
資料中に示されるように、データ転送、算術演算等の通
常の処理のマシンサイクルに比べ、かなり大きいものと
なっており、高速処理の支障となる。

課題を解決するための手段 汎用のマイクロプロセッサを用いた制御装置に対する割
込み制御方法において、割込み処理を記述したメモリア
ドレスを記憶する記憶手段と、前記マイクロプロセッサ
とバスラインとを接続するデータライン上で割込み命令
によりデータ処理の流れを変更する変更手段とを設け、
割込み要求時にはｉｉｉ記マイグロプロセッサに供給す
るデータラインの切換え制御により処理の流れを前記記
憶手段による割込み側に変更させて、割込み処理を実行
させるようにした。

作用 割込み要求発生時にマイクロプロセッサ内で割込みのた
めの内部切換え処理を要しないことになり、汎用のマイ
クロプロセッサであっても通常の処理のマシンサイクル
で済み、高速の割込み処理が可能となる。

実施例 本発明の一実施例を図面に基づいて説明する。

まず、第２図に示すように本実施例の制御装置は、命令
を実行する汎用のマイクロプロセッサＭＰｔＪ１と、こ
のＭＰＵ１の命令及びデータを格納したメモリ２とをバ
スライン３で接続してなり、ＭＰＵ１とバスライン３と
の間には割込み制御回路４が介在されている。

第１図に前記割込み制御回路４の回路構成を示す。まず
、ＭＰＵ１とバスライン３との間には、アドレスライン
に対しては第１マルチプレクサ５が介在され、データラ
インに対しては第２マルチプレクサ（変更手段）６が介
在されている。ここに、バスライン３と第２マルチプレ
クサ６との間には、前記メモリ２中で割込み処理が記述
されているメモリアドレスの先頭番地を記憶した第ルジ
スタ（記憶手段）７が接続されている。また、第２マル
チプレクサ６には、割込み実行時に、本来実行される予
定であった命令データを記憶する第２レジスタ８が接続
されている。一方、前記バスライン３と第１マルチプレ
クサ５との間には、割込み実行時に本来実行される予定
であったアドレスデータを記憶する第３レジスタ９が接
続されでいる。

このような構成において、本実施例による割込み制御動
作を説明する。まず、初期設定として、単一の割込み処
理であればその命令データを割込み制御回路４内の第ル
ジスタ７に書込んでおく。

複数の命令列を実行させたい場合には、その命令列が記
憶されている先頭アドレスにジャンプさせる命令をこの
第ルジスタ７に書込んでおく。

このような状態で、本実施例の制御回路に対して外部か
ら割込み要求信号が入力されると、制御回路はメモリ２
のバスサイクルを監視し、命令コードの入力が行なわれ
ている場合には、第２マルチプレクサ６を第ルジスタ７
の出力に切換える。

これが、処理の流れを変更させるＭＰＵ１に供給するデ
ータラインの制御である。同時に、バスライン３から入
力されていた命令コードのデータとそのアドレスを各々
第２，３レジスタ８．９に記憶させる。

二二に、ＭＰＵ　１は割込み制御回路４から受取ったデ
ータを実行する。割込みが複数の命令列から構成されて
いる場合には、その命令列の先頭番地へのジャンプ命令
であり、１命令で済む場合にはその命令が実行される。

割込みが１命令の実行の場合、その命令の実行後の命令
フェッチサイクルで第２レジスタ８に保存されていた命
令を割込み制御回路４中の第２マルチプレグサ６が読出
してＭＰＵ１に供給する。

即ち、ＭＰＵ１に対する処理の流れが元の状態となるよ
うにデータラインを制御する。これにより、割込み処理
が終了する。複数の命令列の実行の場合であれば、その
割込み処理の最終命令で割込み制御回路４中の第３レジ
スタ９に保存されているアドレス値をリターンアドレス
としてジャンプする。

第３図は、通常処理中に割込み要求が発生して、割込み
処理を行ない、通常の処理に戻る様子の一例を模式的に
示すものである。

発明の効果 本発明は、上述したようにマイクロプロセッサに供給す
るデータラインを制御して処理の流れを変更することで
割込み処理を実行させるようにしたので、割込み要求発
生時にマイクロプロセッサ内で割込みのための内部切換
え処理を要しないことになり、汎用のマイクロプロセッ
サであっても通常の処理のマシンサイクルで済み、高速
の劃込み処理を可能とすることができる。

【図面の簡単な説明】

図面は本発明の一実施例を示すもので、第１図は割込み
制御回路のブロック図、第２図は制御装置全体のブロッ
ク図、第３図は割込み処理例を模式的に示す説明図であ
る。 １・・・マイクロプロセッサ、 ３・・・バスライン、 ・・・変更手段、 ７・・・記憶手段 出 願 人 株式会社 リ コ

Claims (1)

【特許請求の範囲】
1. 汎用のマイクロプロセッサを用いた制御装置に対する割
   込み制御方法において、割込み処理を記述したメモリア
   ドレスを記憶する記憶手段と、前記マイクロプロセッサ
   とバスラインとを接続するデータライン上で割込み命令
   によりデータ処理の流れを変更する変更手段とを設け、
   割込み要求時には前記マイクロプロセッサに供給するデ
   ータラインの切換え制御により処理の流れを前記記憶手
   段による割込み側に変更させて、割込み処理を実行させ
   るようにしたことを特徴とする割込み制御方法。