JPH05197543A - 情報処理装置の命令デコード方式 - Google Patents

Abstract

(57)【要約】 【目的】 情報処理装置の命令デコード回路の、クロッ
クサイクルの高速化を図る。 【構成】 実行に複数サイクルを要する命令について、
命令実行部のパイプラインの１段目の回路１１１の、第
２サイクル以降の制御情報に、１つ前のサイクルにおい
て、デコード様制御メモリ１０４から読み出し、レジス
タ１０７に保持した内容を用いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関し、特
に、ストアードプログラム方式の情報処理装置のプログ
ラムの命令語のデコード方式及び実行制御方式に関す
る。

【０００２】

【従来の技術】従来の、命令語のデコード回路の一実施
例を図２に示す。１０１は命令語レジスタでありメモリ
からとり出した命令語が格納される。１０１の内容は１
０２のデコード回路でデコードされ、その出力は、命令
の動作を実行する論理回路の１段目部分１１１にセレク
タ１１０を経て入力される。また１０２の出力の一部
は、セレクタ１０３を経て、より詳細な制御情報を格納
する制御メモリ１０４のアドレスとして入力される。制
御メモリの出力の一部１０５は、デコード回路１０６で
デコードされ１１１の１段目論理の制御に用いられる。
また制御メモリ１０４の出力は制御レジスタ２０１にも
取り込まれ、その一部である１１３の２段目制御部の内
容がデコード回路１１４でデコードされ、１１５の命令
実行の２段目論理回路に入力される。

【０００３】以上説明したのは、１０１に格納された命
令の実行の第１サイクルの動作である。この命令の動作
が１サイクルで完了する場合には、次の命令語が１０１
に格納され、上述の動作が改めて行なわれる。

【０００４】一方命令の実行に複数サイクルを要する場
合には第２サイクルにおいて、１０３と１１０のセレク
タが切り換えられ制御メモリ１０４のアドレスには、第
１サイクルで読み出された２０１の内容の次アドレス部
１１６の値が入力される。そして第２サイクルで読み出
された制御メモリ１０４の内容の一部が１０５の１段目
制御信号としてデコード回路１０６でデコードされセレ
クタ１１０を経て、１１１の１段目論理回路に加えられ
る。

【０００５】

【発明が解決しようとする課題】この従来の命令のデコ
ード方式では、実行に複数サイクルを要する命令の第２
サイクル以降に於いて、命令の実行を行なうパイプライ
ン論理の１段目の制御を全て同一サイクルで読みだした
内容によって行なうため、１段目の結果を段間レジスタ
１１２に取り込むまでの１サイクルの時間が長くなる、
或いは１段目に対してサイクル期間の早い時点で制御を
必要とする箇所の制御が困難であるというような問題点
があった。

【０００６】本発明は上述の問題点に鑑みて、パイプラ
インの１段目の第２サイクル以降の制御情報に、１つ前
のサイクルでデコード制御用メモリから取り込み、レジ
スタに保持した内容を用いることで、１サイクルの周期
を短縮できる情報処理装置の命令デコード方式を提供す
ることを目的とするものである。

【０００７】

【課題を解決するための手段】本発明の情報処理装置の
命令デコード方式は、命令語を格納するレジスタと、該
命令語レジスタにより参照されるデコード用制御メモリ
を、命令デコード部に備える情報処理装置において、複
数サイクルを要する命令語に関して、パイプライン１段
目の論理回路の制御情報の一部を、１サイクル前に参照
される制御メモリの内容として格納する手段と、前記制
御メモリの内容を取り込む保持レジスタ手段と、命令実
行の第１サイクルでは前記命令語レジスタの内容によ
り、以降のサイクルでは前記保持レジスタの内容によ
り、前記論理回路の制御を切り換えて行う手段を有す
る。

【０００８】

【作用】上記の構成によれば、実行に複数サイクルを要
する命令の場合に、命令実行のパイプライン１段目の論
理回路の制御情報が、第１サイクルではメモリから取り
出した命令語レジスタの内容により、また第２サイクル
以降は保持レジスタが制御メモリから取り込んで保持す
る、１サイクル前に参照される制御メモリの内容にと、
切り換えて実行されるので、命令実行の１サイクルの周
期を短縮することが可能となる。

【０００９】

【実施例】次に、本発明について図面を参照して説明す
る図１は本発明の一実施例の情報処理装置の命令デコー
ド方式のブロック図である。

【００１０】１０１は命令語が格納される命令語レジス
タ、１０２は命令語のデコード回路、１０３は命令デコ
ード用の制御メモリのアドレスを切り換えるセレクタ、
１０４は制御メモリ、１０６はそのデコード回路、１０
７は１０４の読出内容を保持するレジスタ、１０９，１
１６は各々その内容のデコード回路である。１１０は、
デコード回路１０２と１０９との出力を切り換えるセレ
クタであり、その出力とデコード回路１０６の出力によ
り、命令の動作を実行するパイプラインの１段目の回路
１１１が制御され、その出力は１１２の段間レジスタを
介して１１４のデコード回路出力により制御されるパイ
プラインの２段目の回路１１５に渡される。

【００１１】次に動作について説明する。

【００１２】まず命令の実行が１サイクルで終了する場
合について説明する。１０１に格納された命令語が１０
２でデコードされる。命令の第１サイクルでは、１０３
及び１１０のセレクタは両者ともデコーダ１０２の出力
を選択する様に制御されている。１１１のパイプライン
１段目の論理回路は命令語をデコードした１０２の出力
と制御メモリ１０４の出力１０５を１０６でデコードし
た信号により制御される。また制御メモリ１０４の出力
の一部は制御レジスタ１０７に格納され、その一部であ
る１１３の２段目制御部分の信号が１１４でデコードさ
れ、１１５の２段目の論理に入力され１１１の出力を受
けたレジスタ１１２の内容が１１５に入力されて処理が
行なわれる。

【００１３】次に命令の実行に２サイクル以上要する場
合の動作を説明する。第１サイクルで、１０４の制御メ
モリのレジスタ１０７に読み出される。次の第２サイク
ルでは、１０３，１１０のセレクタが各々１０７のレジ
スタの１１６の次アドレス部、及び１０８の１段目制御
部の内容を１０９でデコードされた内容を選択する。こ
れにより第２サイクルでの制御メモリ１０４の読出アド
レス及び１１１の１段目論理回路の制御信号の一部は第
１サイクルにて１０４から読み出された内容が用いられ
ることになる。２サイクル以上を要する命令の各サイク
ルにおける制御も同様に、１サイクル前の情報により制
御される。

【００１４】

【発明の効果】以上説明したように、本発明は、実行に
複数サイクルを要する命令の第ｎサイクルにおいて、命
令実行部のパイプラインの１段目の回路の第（ｎ＋１）
サイクルの制御、情報を読み出してレジスタに格納し、
そのレジスタで命令実行部の１段目の回路の制御を行な
うようにしたため、実行に複数サイクルを要する命令で
第２サイクル以後、１段目の回路の制御を命令種類によ
って変える必要がある場合、１サイクルの周期を短かく
することができるという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例の情報処理装置の命令デコー
ド方式のブロック図である。

【図２】従来の命令デコード方式の一例のブロック図で
ある。

【符号の説明】

１０１ 命令語レジスタ １０２，１０６，１０９，１１４ デコード回路 １０３，１１０ セレクタ １０４ 制御メモリ １０５ １段目制御信号 １０７，２０１ 制御レジスタ １１１ パイプライン１段目論理回路 １１２ 段間レジスタ １１５ パイプライン２段目論理回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 命令語を格納するレジスタと、該命令語
   レジスタにより参照されるデコード用制御メモリを、命
   令デコード部に備える情報処理装置において、 複数サイクルを要する命令語に関して、パイプライン１
   段目の論理回路の制御情報の一部を、１サイクル前に参
   照される制御メモリの内容として格納する手段と、前記
   制御メモリの内容を取り込む保持レジスタ手段と、命令
   実行の第１サイクルでは前記命令語レジスタの内容によ
   り、以降のサイクルでは前記保持レジスタの内容によ
   り、前記論理回路の制御を切り換えて行う手段を有する
   ことを特徴とする情報処理装置の命令デコード方式。