JPH06149564A - 命令制御装置 - Google Patents
命令制御装置Info
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- JPH06149564A JPH06149564A JP4299487A JP29948792A JPH06149564A JP H06149564 A JPH06149564 A JP H06149564A JP 4299487 A JP4299487 A JP 4299487A JP 29948792 A JP29948792 A JP 29948792A JP H06149564 A JPH06149564 A JP H06149564A
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Abstract
(57)【要約】
【目的】 ＣＰＵやＤＳＰを構成する命令制御装置にお
いて、フラグレジスタによる遅延の影響をなくし、命令
サイクルを小さくして速度アップをはかる。 【構成】 ポイントレジスタ１により命令メモリ２をア
ドレス指定し、その出力を命令デコ−ダ３で解読し、結
果を命令レジスタ６に格納する。又ポイントレジスタ１
の出力をインクリメンタ９でインクリメントして第２マ
ルチプレクサ８に入力する。第２マルチプレクサ８は、
命令レジスタ６からの制御信号７に応じて、２入力信号
を選択してポイントレジスタ１へ出力する。命令レジス
タ６からの制御信号１２により第１マルチプレクサ２１
は命令デコ−ダ３に対し演算装置１４のフラグ１５とフ
ラグレジスタ１６のフラグ１８を選択入力する。 【効果】 演算命令の場合に第１マルチプレクサ２１は
演算装置１４のフラグ１５を命令デコ−ダ３に対して選
択入力するので、次命令が条件分岐命令の場合にフラグ
レジスタによる遅延時間分命令サイクルを小さくでき速
度アップをはかれる。
いて、フラグレジスタによる遅延の影響をなくし、命令
サイクルを小さくして速度アップをはかる。 【構成】 ポイントレジスタ１により命令メモリ２をア
ドレス指定し、その出力を命令デコ−ダ３で解読し、結
果を命令レジスタ６に格納する。又ポイントレジスタ１
の出力をインクリメンタ９でインクリメントして第２マ
ルチプレクサ８に入力する。第２マルチプレクサ８は、
命令レジスタ６からの制御信号７に応じて、２入力信号
を選択してポイントレジスタ１へ出力する。命令レジス
タ６からの制御信号１２により第１マルチプレクサ２１
は命令デコ−ダ３に対し演算装置１４のフラグ１５とフ
ラグレジスタ１６のフラグ１８を選択入力する。 【効果】 演算命令の場合に第１マルチプレクサ２１は
演算装置１４のフラグ１５を命令デコ−ダ３に対して選
択入力するので、次命令が条件分岐命令の場合にフラグ
レジスタによる遅延時間分命令サイクルを小さくでき速
度アップをはかれる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサや
デジタルシグナルプロセッサなどの処理装置の内部にお
いて、十分高速な動作を可能とする命令制御装置に関す
るものである。
デジタルシグナルプロセッサなどの処理装置の内部にお
いて、十分高速な動作を可能とする命令制御装置に関す
るものである。
【０００２】
【従来の技術】図４は従来の命令制御装置の一実施例を
示す概略ブロック図、図５は図４の装置においてアドレ
スＮの命令が条件分岐命令以外の時の動作タイミングの
概略図、図６は図４の装置においてアドレスＮの命令が
条件分岐命令でアドレスＮ−１の命令が演算命令の時の
動作タイミングの概略図である。図４において、１は次
に読み出す命令が格納されたアドレスを指定するポイン
トレジスタ、２は命令を記憶している命令メモリ、３は
命令を解読する命令デコーダで、その命令が条件分岐命
令以外のときはそのまま解読し、条件分岐命令のときは
その命令４とフラグレジスタ１６からの制御信号１８が
一緒に解読される。５は命令レジスタ６に対する書き込
み信号、６は命令デコーダ３により解読された命令を格
納する命令レジスタ、７は命令レジスタ６からマルチプ
レクサ８に行く制御信号、８は制御信号７によって入力
信号１０と入力信号１９のうちから１つを選択し出力す
るマルチプレクサ、９はポイントレジスタ１の出力に＋
１を加えるインクリメンタ、１０はインクリメンタ９の
出力信号、１１はポイントレジスタ１に対する書き込み
信号、１２は演算命令のとき命令レジスタ６から演算装
置１４に出力する制御信号、１３は演算装置１４に入力
するデータ、１５は演算装置１４からの状態信号、１６
はフラグレジスタ、１７はフラグレジスタ１６に対する
書き込み信号、１８はフラグレジスタ１６の状態信号、
２０は演算装置１４からの出力データである。
示す概略ブロック図、図５は図４の装置においてアドレ
スＮの命令が条件分岐命令以外の時の動作タイミングの
概略図、図６は図４の装置においてアドレスＮの命令が
条件分岐命令でアドレスＮ−１の命令が演算命令の時の
動作タイミングの概略図である。図４において、１は次
に読み出す命令が格納されたアドレスを指定するポイン
トレジスタ、２は命令を記憶している命令メモリ、３は
命令を解読する命令デコーダで、その命令が条件分岐命
令以外のときはそのまま解読し、条件分岐命令のときは
その命令４とフラグレジスタ１６からの制御信号１８が
一緒に解読される。５は命令レジスタ６に対する書き込
み信号、６は命令デコーダ３により解読された命令を格
納する命令レジスタ、７は命令レジスタ６からマルチプ
レクサ８に行く制御信号、８は制御信号７によって入力
信号１０と入力信号１９のうちから１つを選択し出力す
るマルチプレクサ、９はポイントレジスタ１の出力に＋
１を加えるインクリメンタ、１０はインクリメンタ９の
出力信号、１１はポイントレジスタ１に対する書き込み
信号、１２は演算命令のとき命令レジスタ６から演算装
置１４に出力する制御信号、１３は演算装置１４に入力
するデータ、１５は演算装置１４からの状態信号、１６
はフラグレジスタ、１７はフラグレジスタ１６に対する
書き込み信号、１８はフラグレジスタ１６の状態信号、
２０は演算装置１４からの出力データである。
【０００３】次に従来の装置の動作を説明する。まず図
４において、ポイントレジスタ１でアドレスＮが指定さ
れると、命令メモリ２のアドレスＮに格納されている命
令が命令デコーダ３に出力される。ここで、まずアドレ
スＮの命令が条件分岐命令以外の場合について図５を参
照して説明する。
４において、ポイントレジスタ１でアドレスＮが指定さ
れると、命令メモリ２のアドレスＮに格納されている命
令が命令デコーダ３に出力される。ここで、まずアドレ
スＮの命令が条件分岐命令以外の場合について図５を参
照して説明する。
【０００４】命令デコーダ３によって命令メモリ２から
の命令信号４が解読されその結果は書き込み信号５によ
り命令レジスタ６に一時的に記憶される。また命令レジ
スタ６からの制御信号７に従ってマルチプレクサ８はイ
ンクリメンタ９で＋１加算された出力信号１０をポイン
トレジスタ１に選択入力する。この結果、ポイントレジ
スタ１では書き込み信号１１により内容が更新され命令
メモリ２に対してアドレスＮ＋１を指定し、アドレスＮ
＋１の命令が命令デコーダ３に出力され、以下これを繰
り返す。なおこの時のアドレスＮの命令が演算命令であ
る場合には、先の動作に加えて演算装置１４は命令レジ
スタ６からの制御信号１２に従い入力データ１３に対し
てある演算を行いその結果をデータ２０と状態信号１５
で出力し、フラグレジスタ１６は書き込み信号１７によ
りこの状態信号１５を一時的に記憶する。
の命令信号４が解読されその結果は書き込み信号５によ
り命令レジスタ６に一時的に記憶される。また命令レジ
スタ６からの制御信号７に従ってマルチプレクサ８はイ
ンクリメンタ９で＋１加算された出力信号１０をポイン
トレジスタ１に選択入力する。この結果、ポイントレジ
スタ１では書き込み信号１１により内容が更新され命令
メモリ２に対してアドレスＮ＋１を指定し、アドレスＮ
＋１の命令が命令デコーダ３に出力され、以下これを繰
り返す。なおこの時のアドレスＮの命令が演算命令であ
る場合には、先の動作に加えて演算装置１４は命令レジ
スタ６からの制御信号１２に従い入力データ１３に対し
てある演算を行いその結果をデータ２０と状態信号１５
で出力し、フラグレジスタ１６は書き込み信号１７によ
りこの状態信号１５を一時的に記憶する。
【０００５】次に、アドレスＮの命令が条件分岐命令
で、アドレスＮ−１の命令が演算命令の場合について、
図６を参照して説明する。命令デコーダ３によって命令
メモリ２からの命令信号４とフラグレジスタ１６からの
状態信号１８が一緒に解読されその結果は書き込み信号
５により命令レジスタ６に一時的に記憶される。この時
フラグレジスタ１６からの状態信号１８が条件分岐命令
の分岐条件を満たさなければ分岐は起こらず、次のアド
レスＮ＋１の命令を実行する。逆にフラグレジスタ１６
からの状態信号１８が条件分岐命令の分岐条件を満たす
場合には、命令レジスタ６からの制御信号７に従ってマ
ルチプレクサ８は命令レジスタ６の出力１９をポイント
レジスタ１に選択入力し、ポイントレジスタ１は書き込
み信号１１により内容が更新され命令メモリに対してジ
ャンプ先アドレスを指定する。
で、アドレスＮ−１の命令が演算命令の場合について、
図６を参照して説明する。命令デコーダ３によって命令
メモリ２からの命令信号４とフラグレジスタ１６からの
状態信号１８が一緒に解読されその結果は書き込み信号
５により命令レジスタ６に一時的に記憶される。この時
フラグレジスタ１６からの状態信号１８が条件分岐命令
の分岐条件を満たさなければ分岐は起こらず、次のアド
レスＮ＋１の命令を実行する。逆にフラグレジスタ１６
からの状態信号１８が条件分岐命令の分岐条件を満たす
場合には、命令レジスタ６からの制御信号７に従ってマ
ルチプレクサ８は命令レジスタ６の出力１９をポイント
レジスタ１に選択入力し、ポイントレジスタ１は書き込
み信号１１により内容が更新され命令メモリに対してジ
ャンプ先アドレスを指定する。
【０００６】
【発明が解決しようとする課題】しかしこのような従来
の構成では、アドレスＮの命令が条件分岐命令である場
合に、命令デコーダ３によって命令メモリ２からの命令
信号４とフラグレジスタ１６からの状態信号１８を一緒
に解読し、状態信号１８が分岐条件を満たしているか否
かを判定して次の動作を制御している為に、アドレスＮ
ー１の命令が演算命令である場合には、図６の１７と１
８に見られるように、状態信号１５が確定し、書き込み
信号１７が加わってから、状態信号１８が分岐条件を満
たすまでの遅延時間が生じ、結果として命令サイクルが
大きくなり、命令制御装置全体の速度が低下するという
問題点を有していた。
の構成では、アドレスＮの命令が条件分岐命令である場
合に、命令デコーダ３によって命令メモリ２からの命令
信号４とフラグレジスタ１６からの状態信号１８を一緒
に解読し、状態信号１８が分岐条件を満たしているか否
かを判定して次の動作を制御している為に、アドレスＮ
ー１の命令が演算命令である場合には、図６の１７と１
８に見られるように、状態信号１５が確定し、書き込み
信号１７が加わってから、状態信号１８が分岐条件を満
たすまでの遅延時間が生じ、結果として命令サイクルが
大きくなり、命令制御装置全体の速度が低下するという
問題点を有していた。
【０００７】本発明は上記課題を解決するもので、フラ
グレジスタでの書き込み動作による遅延時間分を必要と
せず、命令サイクルが小さくなり、速度が上昇する命令
制御装置を提供することを目的としている。
グレジスタでの書き込み動作による遅延時間分を必要と
せず、命令サイクルが小さくなり、速度が上昇する命令
制御装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために、命令を格納したメモリと、前記メモリから
出力された命令を解読する命令デコーダと、前記命令デ
コーダの出力を一時的に記憶する命令レジスタと、前記
メモリにアドレスを出力するポイントレジスタと、前記
ポイントレジスタの出力の値に＋１加算するインクリメ
ンタと、前記命令レジスタの出力と前記インクリメンタ
の出力の中から前記命令レジスタからの第１制御信号に
応じてどちらかひとつを選択出力し前記ポイントレジス
タに入力する第２マルチプレクサと、前記命令レジスタ
からの第２制御信号を受けて、入力データに対して演算
を行いその結果をデータと状態信号で出力する演算装置
と、前記演算装置の状態信号を一時的に記憶するフラグ
レジスタと、前記命令レジスタからの第２制御信号を受
けて、前記演算装置の状態信号と前記フラグレジスタの
出力の中から、どちらかひとつを前記命令デコーダに選
択出力する第１マルチプレクサとを備えたものである。
するために、命令を格納したメモリと、前記メモリから
出力された命令を解読する命令デコーダと、前記命令デ
コーダの出力を一時的に記憶する命令レジスタと、前記
メモリにアドレスを出力するポイントレジスタと、前記
ポイントレジスタの出力の値に＋１加算するインクリメ
ンタと、前記命令レジスタの出力と前記インクリメンタ
の出力の中から前記命令レジスタからの第１制御信号に
応じてどちらかひとつを選択出力し前記ポイントレジス
タに入力する第２マルチプレクサと、前記命令レジスタ
からの第２制御信号を受けて、入力データに対して演算
を行いその結果をデータと状態信号で出力する演算装置
と、前記演算装置の状態信号を一時的に記憶するフラグ
レジスタと、前記命令レジスタからの第２制御信号を受
けて、前記演算装置の状態信号と前記フラグレジスタの
出力の中から、どちらかひとつを前記命令デコーダに選
択出力する第１マルチプレクサとを備えたものである。
【０００９】
【作用】本発明は上記した構成により、アドレスＮー１
の命令が演算命令である場合に、第１マルチプレクサが
命令レジスタからの第２制御信号により命令デコーダに
対して演算装置の演算結果としての状態信号を選択して
演算装置から直接入力する為に、アドレスＮの命令が条
件分岐命令である場合には、命令デコーダにおいて分岐
条件を満たしているか否かを判定して次の動作を制御す
るのに必要な演算装置の演算結果としての状態信号をフ
ラグレジスタから得る必要がなくなり、フラグレジスタ
での書き込み動作による遅延時間分を必要とせず、分岐
する分岐しないがすぐに確定し、命令サイクルが小さく
なり、速度が上昇するものである。
の命令が演算命令である場合に、第１マルチプレクサが
命令レジスタからの第２制御信号により命令デコーダに
対して演算装置の演算結果としての状態信号を選択して
演算装置から直接入力する為に、アドレスＮの命令が条
件分岐命令である場合には、命令デコーダにおいて分岐
条件を満たしているか否かを判定して次の動作を制御す
るのに必要な演算装置の演算結果としての状態信号をフ
ラグレジスタから得る必要がなくなり、フラグレジスタ
での書き込み動作による遅延時間分を必要とせず、分岐
する分岐しないがすぐに確定し、命令サイクルが小さく
なり、速度が上昇するものである。
【００１０】
【実施例】本発明の一実施例について図１、図２および
図３を用いて説明する。図１は本発明の一実施例を示す
概略ブロック図、図２はアドレスＮの命令が条件分岐命
令以外の時の動作の概略タイミング図、図３はアドレス
Ｎの命令が条件分岐命令でアドレスＮ−１の命令が演算
命令の時の動作の概略タイミング図である。
図３を用いて説明する。図１は本発明の一実施例を示す
概略ブロック図、図２はアドレスＮの命令が条件分岐命
令以外の時の動作の概略タイミング図、図３はアドレス
Ｎの命令が条件分岐命令でアドレスＮ−１の命令が演算
命令の時の動作の概略タイミング図である。
【００１１】図１において、１は次に読み出す命令のア
ドレスを指定するポイントレジスタ、２は命令を記憶し
ている命令メモリ、３は命令を解読する命令デコーダ
で、条件分岐命令以外の命令が来たときはそのまま解読
し、条件分岐命令が来たときはその命令４と第１マルチ
プレクサ２１からの制御信号２２が一緒に解読される。
ドレスを指定するポイントレジスタ、２は命令を記憶し
ている命令メモリ、３は命令を解読する命令デコーダ
で、条件分岐命令以外の命令が来たときはそのまま解読
し、条件分岐命令が来たときはその命令４と第１マルチ
プレクサ２１からの制御信号２２が一緒に解読される。
【００１２】５は命令レジスタ６に対する書き込み信
号、６は命令デコーダ３により解読された命令を格納す
る命令レジスタ、７は命令レジスタ６からマルチプレク
サ８に行く制御信号、８は制御信号７によって入力信号
１０と入力信号１９のうちから１つを選択し出力する第
２マルチプレクサ、９はポイントレジスタ１の出力に＋
１を加えるインクリメンタ、１０はインクリメンタ９の
出力信号、１１はポイントレジスタ１に対する書き込み
信号、１２は演算命令が来たとき命令レジスタ６から演
算装置１４および第１マルチプレクサ２１に出力する制
御信号、１３は演算装置１４に入力するデータ、１５は
演算装置１４からの状態信号、１６はフラグレジスタ、
１７はフラグレジスタ１６に対する書き込み信号、１８
はフラグレジスタ１６の状態信号、２０は演算装置１４
からの出力データである。２１は制御信号１２により状
態信号１５と状態信号１８を切り替えて出力する第１マ
ルチプレクサ、２２は第１マルチプレクサから出力する
状態信号、２３はポイントレジスタ１の出力である。
号、６は命令デコーダ３により解読された命令を格納す
る命令レジスタ、７は命令レジスタ６からマルチプレク
サ８に行く制御信号、８は制御信号７によって入力信号
１０と入力信号１９のうちから１つを選択し出力する第
２マルチプレクサ、９はポイントレジスタ１の出力に＋
１を加えるインクリメンタ、１０はインクリメンタ９の
出力信号、１１はポイントレジスタ１に対する書き込み
信号、１２は演算命令が来たとき命令レジスタ６から演
算装置１４および第１マルチプレクサ２１に出力する制
御信号、１３は演算装置１４に入力するデータ、１５は
演算装置１４からの状態信号、１６はフラグレジスタ、
１７はフラグレジスタ１６に対する書き込み信号、１８
はフラグレジスタ１６の状態信号、２０は演算装置１４
からの出力データである。２１は制御信号１２により状
態信号１５と状態信号１８を切り替えて出力する第１マ
ルチプレクサ、２２は第１マルチプレクサから出力する
状態信号、２３はポイントレジスタ１の出力である。
【００１３】次に本発明の命令制御装置の動作を説明す
る。図１において、ポイントレジスタ１で指定されるア
ドレスＮに格納されている命令が命令信号４として命令
メモリ２から命令デコーダ３に出力される。ここで、ま
ずアドレスＮの命令が条件分岐命令以外の場合について
図２を参照して説明する。
る。図１において、ポイントレジスタ１で指定されるア
ドレスＮに格納されている命令が命令信号４として命令
メモリ２から命令デコーダ３に出力される。ここで、ま
ずアドレスＮの命令が条件分岐命令以外の場合について
図２を参照して説明する。
【００１４】命令デコーダ３によって命令メモリ２から
の命令信号４が解読されその結果は書き込み信号５によ
り命令レジスタ６に一時的に記憶される。また命令レジ
スタ６からの第１制御信号７に従って第２マルチプレク
サ８はインクリメンタ９で＋１加算された出力信号１０
をポイントレジスタ１に選択入力する。この結果、ポイ
ントレジスタ１では書き込み信号１１により内容が更新
され命令メモリ２に対してアドレスＮ＋１を指定し、ア
ドレスＮ＋１の命令信号４が命令デコーダ３に出力さ
れ、以下これを繰り返す。なおこの時のアドレスＮの命
令が演算命令である場合には、先の動作に加えて演算装
置１４は命令レジスタ６からの第２制御信号１２に従い
入力データ１３に対してある演算を行いその結果をデー
タ２０と状態信号１５で出力し、フラグレジスタ１６は
書き込み信号１７によりこの状態信号１５を一時的に記
憶する。
の命令信号４が解読されその結果は書き込み信号５によ
り命令レジスタ６に一時的に記憶される。また命令レジ
スタ６からの第１制御信号７に従って第２マルチプレク
サ８はインクリメンタ９で＋１加算された出力信号１０
をポイントレジスタ１に選択入力する。この結果、ポイ
ントレジスタ１では書き込み信号１１により内容が更新
され命令メモリ２に対してアドレスＮ＋１を指定し、ア
ドレスＮ＋１の命令信号４が命令デコーダ３に出力さ
れ、以下これを繰り返す。なおこの時のアドレスＮの命
令が演算命令である場合には、先の動作に加えて演算装
置１４は命令レジスタ６からの第２制御信号１２に従い
入力データ１３に対してある演算を行いその結果をデー
タ２０と状態信号１５で出力し、フラグレジスタ１６は
書き込み信号１７によりこの状態信号１５を一時的に記
憶する。
【００１５】次に、アドレスＮの命令が条件分岐命令の
場合について図３を参照して説明する。命令デコーダ３
によって命令メモリ２からの命令信号４と第１マルチプ
レクサ２１からの状態信号２２が一緒に解読され、その
結果は書き込み信号５により命令レジスタ６に一時的に
記憶される。この時第１マルチプレクサ２１からの状態
信号２２が条件分岐命令の分岐条件を満たさなければ分
岐は起こらず、次のアドレスＮ＋１の命令を実行する。
反対に条件分岐命令の分岐条件を満たす場合には、命令
レジスタ６からの第１制御信号７に従って第２マルチプ
レクサ８は命令レジスタ６の出力１９をポイントレジス
タ１に選択入力し、ポイントレジスタ１は書き込み信号
１１により内容が更新され命令メモリ２に対してジャン
プ先アドレスを指定する。
場合について図３を参照して説明する。命令デコーダ３
によって命令メモリ２からの命令信号４と第１マルチプ
レクサ２１からの状態信号２２が一緒に解読され、その
結果は書き込み信号５により命令レジスタ６に一時的に
記憶される。この時第１マルチプレクサ２１からの状態
信号２２が条件分岐命令の分岐条件を満たさなければ分
岐は起こらず、次のアドレスＮ＋１の命令を実行する。
反対に条件分岐命令の分岐条件を満たす場合には、命令
レジスタ６からの第１制御信号７に従って第２マルチプ
レクサ８は命令レジスタ６の出力１９をポイントレジス
タ１に選択入力し、ポイントレジスタ１は書き込み信号
１１により内容が更新され命令メモリ２に対してジャン
プ先アドレスを指定する。
【００１６】なおこの時、第１マルチプレクサ２１が命
令レジスタ６からの第２制御信号１２により演算装置１
４の演算結果としての状態信号を、演算装置１４とフラ
グレジスタ１６のどちらから選択し命令デコーダ３に入
力するかは、アドレスＮー１の命令が演算命令であるか
否かによる。すなわちアドレスＮー１の命令が演算命令
である場合に、第１マルチプレクサ２１が演算装置１４
からの状態信号１５を選択するようにする。
令レジスタ６からの第２制御信号１２により演算装置１
４の演算結果としての状態信号を、演算装置１４とフラ
グレジスタ１６のどちらから選択し命令デコーダ３に入
力するかは、アドレスＮー１の命令が演算命令であるか
否かによる。すなわちアドレスＮー１の命令が演算命令
である場合に、第１マルチプレクサ２１が演算装置１４
からの状態信号１５を選択するようにする。
【００１７】このように本発明の実施例の命令制御装置
によれば、アドレスＮー１の命令が演算命令である場合
に、第１マルチプレクサが命令レジスタからの第２制御
信号により演算装置の演算結果としての状態信号を選択
して命令デコーダに対して演算装置から直接入力する為
に、アドレスＮの命令が条件分岐命令である場合には、
命令デコーダにおいて分岐条件を満たしているか否かを
判定して次の動作を制御するのに必要な演算装置の演算
結果としての状態信号をフラグレジスタから得る必要が
なくなり、フラグレジスタでの書き込み動作による遅延
時間分を必要とせず、分岐する分岐しないがすぐに確定
し、命令サイクルを小さくでき、速度を上昇することが
できる。
によれば、アドレスＮー１の命令が演算命令である場合
に、第１マルチプレクサが命令レジスタからの第２制御
信号により演算装置の演算結果としての状態信号を選択
して命令デコーダに対して演算装置から直接入力する為
に、アドレスＮの命令が条件分岐命令である場合には、
命令デコーダにおいて分岐条件を満たしているか否かを
判定して次の動作を制御するのに必要な演算装置の演算
結果としての状態信号をフラグレジスタから得る必要が
なくなり、フラグレジスタでの書き込み動作による遅延
時間分を必要とせず、分岐する分岐しないがすぐに確定
し、命令サイクルを小さくでき、速度を上昇することが
できる。
【００１８】
【発明の効果】以上の実施例から明らかなように、本発
明によればアドレスＮー１の命令が演算命令である場合
に、第１マルチプレクサが命令レジスタからの第２制御
信号により演算装置の演算結果としての状態信号を選択
して命令デコーダに対して演算装置から直接入力する為
に、アドレスＮの命令が条件分岐命令である場合には、
命令デコーダにおいて分岐条件を満たしているか否かを
判定して次の動作を制御するのに必要な演算装置の演算
結果としての状態信号をフラグレジスタから得る必要が
なくなり、フラグレジスタでの書き込み動作による遅延
時間分を必要とせず、分岐する分岐しないがすぐに確定
し、命令サイクルを小さくでき、高速動作する命令制御
装置を提供できる。
明によればアドレスＮー１の命令が演算命令である場合
に、第１マルチプレクサが命令レジスタからの第２制御
信号により演算装置の演算結果としての状態信号を選択
して命令デコーダに対して演算装置から直接入力する為
に、アドレスＮの命令が条件分岐命令である場合には、
命令デコーダにおいて分岐条件を満たしているか否かを
判定して次の動作を制御するのに必要な演算装置の演算
結果としての状態信号をフラグレジスタから得る必要が
なくなり、フラグレジスタでの書き込み動作による遅延
時間分を必要とせず、分岐する分岐しないがすぐに確定
し、命令サイクルを小さくでき、高速動作する命令制御
装置を提供できる。
【００１９】また、マイクロプロセッサやデジタルシグ
ナルプロセッサなどの処理装置の内部においてこの命令
制御装置が使用される場合には、命令制御装置の動作速
度がマイクロプロセッサやデジタルシグナルプロセッサ
などの処理装置の性能を直接的に決定づける為、より高
速なマイクロプロセッサやデジタルシグナルプロセッサ
などの処理装置をも提供する事ができる。
ナルプロセッサなどの処理装置の内部においてこの命令
制御装置が使用される場合には、命令制御装置の動作速
度がマイクロプロセッサやデジタルシグナルプロセッサ
などの処理装置の性能を直接的に決定づける為、より高
速なマイクロプロセッサやデジタルシグナルプロセッサ
などの処理装置をも提供する事ができる。
【図１】本発明の一実施例を示す命令制御装置のブロッ
ク図
ク図
【図２】本発明の一実施例を示す命令制御装置の概略タ
イミング図
イミング図
【図３】本発明の一実施例を示す命令制御装置の概略タ
イミング図
イミング図
【図４】従来の命令制御装置の一例を示すブロック図
【図５】従来の命令制御装置の一例の概略タイミング図
【図６】従来の命令制御装置の一例の概略タイミング図
１ ポイントレジスタ ２ 命令メモリ ３ 命令デコーダ ４ 命令信号 ５ 命令レジスタに対する書き込み信号 ６ 命令レジスタ ７ 第２マルチプレクサあるいはマルチプレクサに対す
る制御信号 ８ 第２マルチプレクサあるいはマルチプレクサ ９ インクリメンタ １０ インクリメンタ出力信号 １１ ポイントレジスタに対する書き込み信号 １２ 演算装置および第１マルチプレクサに対する制御
信号 １３ 演算装置に対する入力データ １４ 演算装置 １５ 演算装置からの状態信号 １６ フラグレジスタ １７ フラグレジスタに対する書き込み信号 １８ フラグレジスタからの状態信号 １９ 命令レジスタ出力信号 ２０ 演算装置からの出力デ−タ ２１ 第１マルチプレクサ ２２ 第１マルチプレクサ出力信号 ２３ ポイントレジスタ出力信号
る制御信号 ８ 第２マルチプレクサあるいはマルチプレクサ ９ インクリメンタ １０ インクリメンタ出力信号 １１ ポイントレジスタに対する書き込み信号 １２ 演算装置および第１マルチプレクサに対する制御
信号 １３ 演算装置に対する入力データ １４ 演算装置 １５ 演算装置からの状態信号 １６ フラグレジスタ １７ フラグレジスタに対する書き込み信号 １８ フラグレジスタからの状態信号 １９ 命令レジスタ出力信号 ２０ 演算装置からの出力デ−タ ２１ 第１マルチプレクサ ２２ 第１マルチプレクサ出力信号 ２３ ポイントレジスタ出力信号
Claims (1)
- 【請求項１】 命令を格納したメモリと、前記メモリか
ら出力された命令を解読する命令デコーダと、前記命令
デコーダの出力を一時的に記憶する命令レジスタと、前
記メモリにアドレスを出力するポイントレジスタと、前
記ポイントレジスタの出力の値に＋１加算するインクリ
メンタと、前記命令レジスタの出力と前記インクリメン
タの出力の中から前記命令レジスタからの第１制御信号
に応じてどちらかひとつを選択出力し前記ポイントレジ
スタに入力する第２マルチプレクサと、前記命令レジス
タからの第２制御信号を受けて、入力データに対して演
算を行いその結果をデータと状態信号で出力する演算装
置と、前記演算装置の状態信号を一時的に記憶するフラ
グレジスタと、前記命令レジスタからの第２制御信号を
受けて、前記演算装置の状態信号と前記フラグレジスタ
の出力の中から、どちらかひとつを前記命令デコーダに
選択出力する第１マルチプレクサとを備えた命令制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299487A JPH06149564A (ja) | 1992-11-10 | 1992-11-10 | 命令制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299487A JPH06149564A (ja) | 1992-11-10 | 1992-11-10 | 命令制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149564A true JPH06149564A (ja) | 1994-05-27 |
Family
ID=17873209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4299487A Pending JPH06149564A (ja) | 1992-11-10 | 1992-11-10 | 命令制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480384B1 (ko) * | 1997-11-22 | 2005-07-18 | 엘지산전 주식회사 | 피엘씨전용마이크로프로세서의프로그램제어방법 |
-
1992
- 1992-11-10 JP JP4299487A patent/JPH06149564A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480384B1 (ko) * | 1997-11-22 | 2005-07-18 | 엘지산전 주식회사 | 피엘씨전용마이크로프로세서의프로그램제어방법 |
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