JPH05233284A - 命令先取り方式 - Google Patents
命令先取り方式Info
- Publication number
- JPH05233284A JPH05233284A JP1150292A JP1150292A JPH05233284A JP H05233284 A JPH05233284 A JP H05233284A JP 1150292 A JP1150292 A JP 1150292A JP 1150292 A JP1150292 A JP 1150292A JP H05233284 A JPH05233284 A JP H05233284A
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- JP
- Japan
- Prior art keywords
- instruction
- branch
- address
- conditional branch
- subsequent
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Abstract
(57)【要約】
【目的】条件付分岐命令の後続の命令の先取り方向を、
プロセス毎に指定することにより、条件付分岐命令によ
るパイプラインの乱れを抑える。 【構成】命令キャッシュメモリ１−１を読み出したリー
ドデータレジスタ１−３の内容をデコーダ１−４でデコ
ードし、条件付分岐命令であった場合には、分岐方向指
示レジスタ１−１３に保持されるプロセス毎に指定され
る条件付分岐命令の後続の命令の先取り方向に従い、命
令キャッシュメモリ１−１を索引する読み出しアドレス
レジスタ１−２に設定するアドレスを分岐成功側か不成
功側かいずれかを選択し、後続の命令の先取りを行う。
プロセス毎に指定することにより、条件付分岐命令によ
るパイプラインの乱れを抑える。 【構成】命令キャッシュメモリ１−１を読み出したリー
ドデータレジスタ１−３の内容をデコーダ１−４でデコ
ードし、条件付分岐命令であった場合には、分岐方向指
示レジスタ１−１３に保持されるプロセス毎に指定され
る条件付分岐命令の後続の命令の先取り方向に従い、命
令キャッシュメモリ１−１を索引する読み出しアドレス
レジスタ１−２に設定するアドレスを分岐成功側か不成
功側かいずれかを選択し、後続の命令の先取りを行う。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に使用さ
れる先行制御装置の命令先取り方式に関する。
れる先行制御装置の命令先取り方式に関する。
【０００２】
【従来の技術】従来のこの種の命令先取り方式には、条
件付分岐命令を実行したときの分岐方向や分岐先アドレ
スを記憶しておき、条件付分岐命令を取り出した場合
に、同一の条件付分岐命令について、前回と同じ方向ま
たは分岐先アドレスに基づいて、後続の命令を取り出す
方式、または分岐成功側，分岐不成功側のいずれか一方
の方向に基づいて後続の命令を取り出す方式がある。
件付分岐命令を実行したときの分岐方向や分岐先アドレ
スを記憶しておき、条件付分岐命令を取り出した場合
に、同一の条件付分岐命令について、前回と同じ方向ま
たは分岐先アドレスに基づいて、後続の命令を取り出す
方式、または分岐成功側，分岐不成功側のいずれか一方
の方向に基づいて後続の命令を取り出す方式がある。
【０００３】
【発明が解決しようとする課題】上述した従来の命令先
取り方式では、前回と同一の分岐先方向，または分岐先
アドレスを記憶する方式の場合には、実現する為のハー
ドウェア量が膨大になるという欠点がある。しかも、分
岐先方向あるいは分岐先アドレスを記憶するテーブル
に、取り出した条件付分岐命令が登録されていないかっ
た場合には、効果が半減してしまうという欠点がある。
取り方式では、前回と同一の分岐先方向，または分岐先
アドレスを記憶する方式の場合には、実現する為のハー
ドウェア量が膨大になるという欠点がある。しかも、分
岐先方向あるいは分岐先アドレスを記憶するテーブル
に、取り出した条件付分岐命令が登録されていないかっ
た場合には、効果が半減してしまうという欠点がある。
【０００４】また、分岐成功側か分岐不成功側かいずれ
か一方の方向に基づいて条件付分岐命令の後続の命令を
先取りする方式の場合には、条件付分岐命令を実行した
結果、先取りした方向とは逆の方向となる場合が多いプ
ログラムを実行した場合には性能が低下する欠点があ
る。
か一方の方向に基づいて条件付分岐命令の後続の命令を
先取りする方式の場合には、条件付分岐命令を実行した
結果、先取りした方向とは逆の方向となる場合が多いプ
ログラムを実行した場合には性能が低下する欠点があ
る。
【０００５】
【課題を解決するための手段】本発明の方式は、それぞ
れが構造体により制御される複数のプロセスを実行する
情報処理装置に使用され、かつ命令の先取りを行い、取
り出した命令が条件付分岐命令である場合に、分岐成功
側または分岐不成功側のいずれかの方向を予測して後続
の命令の先取りを行う先行制御装置における命令先取り
方式において、前記プロセスを制御する構造体中に、前
記条件付分岐命令の後続の命令の先取り方向を指示する
ビットを有し、前記ビットの値に応じて、条件付分岐命
令の後続の命令の先取りを行うことを特徴とする。
れが構造体により制御される複数のプロセスを実行する
情報処理装置に使用され、かつ命令の先取りを行い、取
り出した命令が条件付分岐命令である場合に、分岐成功
側または分岐不成功側のいずれかの方向を予測して後続
の命令の先取りを行う先行制御装置における命令先取り
方式において、前記プロセスを制御する構造体中に、前
記条件付分岐命令の後続の命令の先取り方向を指示する
ビットを有し、前記ビットの値に応じて、条件付分岐命
令の後続の命令の先取りを行うことを特徴とする。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図２は本発明が適用されるパイプライン構
成の情報処理装置のブロック図である。
成の情報処理装置のブロック図である。
【０００８】図２において、２−１は先行制御ユニット
であり、命令フェッチユニット２−２とアドレス計算ユ
ニット２−３により構成される。命令フェッチユニット
２−２は命令キャッシュメモリを有しており、命令の取
り出しを行いアドレス計算ユニット２−３に供給する。
アドレス計算ユニット２−３は、オペランドを取り出す
ために、オペランドの論理アドレスを計算する。
であり、命令フェッチユニット２−２とアドレス計算ユ
ニット２−３により構成される。命令フェッチユニット
２−２は命令キャッシュメモリを有しており、命令の取
り出しを行いアドレス計算ユニット２−３に供給する。
アドレス計算ユニット２−３は、オペランドを取り出す
ために、オペランドの論理アドレスを計算する。
【０００９】２−４はアドレス変換ユニットであり、ア
ドレス計算ユニット１−３により求められたオペランド
の論理アドレスが供給され、絶対アドレスへの変換を行
う。変換された絶対アドレスはオペランドキャッシュ２
−５に供給されるが、命令フェッチユニット２−２で取
り出された命令が分岐命令であった場合には、分岐先ア
ドレスといて命令フェッチユニット２−２に供給され
る。
ドレス計算ユニット１−３により求められたオペランド
の論理アドレスが供給され、絶対アドレスへの変換を行
う。変換された絶対アドレスはオペランドキャッシュ２
−５に供給されるが、命令フェッチユニット２−２で取
り出された命令が分岐命令であった場合には、分岐先ア
ドレスといて命令フェッチユニット２−２に供給され
る。
【００１０】オペランドキャッシュ２−５は、アドレス
変換ユニット２−４により求められたオペランドの絶対
アドレスに基づいてオペランドキャッシュを索引し、オ
ペランドの取り出しを行う。
変換ユニット２−４により求められたオペランドの絶対
アドレスに基づいてオペランドキャッシュを索引し、オ
ペランドの取り出しを行う。
【００１１】２−６は演算実行ユニットであり、オペラ
ンドキャッシュよりオペランドが供給され、演算の実行
を行う。実行する命令が条件付分岐命令である場合に
は、分岐判定情報を命令フェッチユニット２−２に送出
する。また、プロセスの切換えが行われた場合には、プ
ロセスを制御する構造体より条件付分岐命令の後続の命
令の先取り方向を示すビットの値を命令フェッチユニッ
ト２−２に送出する。
ンドキャッシュよりオペランドが供給され、演算の実行
を行う。実行する命令が条件付分岐命令である場合に
は、分岐判定情報を命令フェッチユニット２−２に送出
する。また、プロセスの切換えが行われた場合には、プ
ロセスを制御する構造体より条件付分岐命令の後続の命
令の先取り方向を示すビットの値を命令フェッチユニッ
ト２−２に送出する。
【００１２】図１は、図１に示した命令フェッチユニッ
ト２−２の詳細ブロック図であり、本発明の一実施例を
示す。
ト２−２の詳細ブロック図であり、本発明の一実施例を
示す。
【００１３】図１において、１−１は命令が格納される
命令キャッシュメモリであり、読み出しアドレスレジス
タ１−２の出力により索引され、その出力はリードデー
タレジスタ１−３に格納され図２のアドレス計算ユニッ
ト２−３に供給される。またリードデータレジスタ１−
３に格納された命令は、デコーダ１−４により無条件分
岐命令か、条件付分岐命令か、またはそのいずれでもな
いか判別する為デコードが行われる。その結果、それぞ
れの場合により、後続の命令取り出し動作が次の様に異
なる。
命令キャッシュメモリであり、読み出しアドレスレジス
タ１−２の出力により索引され、その出力はリードデー
タレジスタ１−３に格納され図２のアドレス計算ユニッ
ト２−３に供給される。またリードデータレジスタ１−
３に格納された命令は、デコーダ１−４により無条件分
岐命令か、条件付分岐命令か、またはそのいずれでもな
いか判別する為デコードが行われる。その結果、それぞ
れの場合により、後続の命令取り出し動作が次の様に異
なる。
【００１４】デコードした結果、無条件分岐命令、条件
付分岐命令のいずれでもない場合には、読み出しアドレ
スレジスタ１−２の入力として、加算器１−５により読
み出しアドレスレジスタ１−２の値に＋１加算された値
がセレクタ１−６により選択され、シーケンシャルに後
続の命令が取り出される。このときセレクタ１−６の選
択信号２−７は論理回路１−８により生成される。
付分岐命令のいずれでもない場合には、読み出しアドレ
スレジスタ１−２の入力として、加算器１−５により読
み出しアドレスレジスタ１−２の値に＋１加算された値
がセレクタ１−６により選択され、シーケンシャルに後
続の命令が取り出される。このときセレクタ１−６の選
択信号２−７は論理回路１−８により生成される。
【００１５】次に、無条件分岐命令であった場合には、
その旨を示すデコード信号１−９が論理回路１−８に入
力され、セレクタ１−６に於いて、アドレス変換ユニッ
ト２−４からの分岐先アドレス信号１−１０を選択する
様に選択信号１−７が生成され、無条件分岐命令の分岐
先の絶対アドレスが図２のアドレス計算ユニット２−３
およびアドレス変換ユニット１−４により求まる迄の
間、待ち合わせた後に、後続の命令の取り出しが行われ
る。
その旨を示すデコード信号１−９が論理回路１−８に入
力され、セレクタ１−６に於いて、アドレス変換ユニッ
ト２−４からの分岐先アドレス信号１−１０を選択する
様に選択信号１−７が生成され、無条件分岐命令の分岐
先の絶対アドレスが図２のアドレス計算ユニット２−３
およびアドレス変換ユニット１−４により求まる迄の
間、待ち合わせた後に、後続の命令の取り出しが行われ
る。
【００１６】最後に、条件付分岐命令であった場合につ
いて説明する。
いて説明する。
【００１７】デコーダ１−４により、リードデータレジ
スタ１−３に格納された命令が条件付分岐命令である
と、その旨を示すデコード信号１−１１がアンドゲート
１−１２の一方の入力に印加される。アンドゲート１−
１２の他方の入力には、分岐方向指示レジスタ１−１３
の出力が印加され、これらの論理積が論理回路１−８に
入力される。
スタ１−３に格納された命令が条件付分岐命令である
と、その旨を示すデコード信号１−１１がアンドゲート
１−１２の一方の入力に印加される。アンドゲート１−
１２の他方の入力には、分岐方向指示レジスタ１−１３
の出力が印加され、これらの論理積が論理回路１−８に
入力される。
【００１８】分岐方向指示レジスタ２−１３は、プロセ
スを制御する構造体中に定義される条件付分岐命令の後
続の命令の先取り方向を指示する情報を保持するレジス
タであり、プロセスが切換わる毎に図２の演算実行ユニ
ット２−６により設定される。
スを制御する構造体中に定義される条件付分岐命令の後
続の命令の先取り方向を指示する情報を保持するレジス
タであり、プロセスが切換わる毎に図２の演算実行ユニ
ット２−６により設定される。
【００１９】ここで、分岐方向指示レジスタ１−１３の
値は、“１”で分岐成功側を、“０”で分岐不成功側を
先取りすることを意味する。従って、分岐方向指示レジ
スタ１−１３の値が“０”の場合は、アンドゲート１−
１２の出力がデコード信号１−１１の値に拘らず“０”
となり、論理回路１−８により生成される選択信号１−
７によりセレクタ１−６の入力として加算器１−５の出
力を選択し、無条件分岐命令，条件付分岐命令のいずれ
でも無い場合を同様に、シーケンシャルに後続の命令の
先取りが行われる。
値は、“１”で分岐成功側を、“０”で分岐不成功側を
先取りすることを意味する。従って、分岐方向指示レジ
スタ１−１３の値が“０”の場合は、アンドゲート１−
１２の出力がデコード信号１−１１の値に拘らず“０”
となり、論理回路１−８により生成される選択信号１−
７によりセレクタ１−６の入力として加算器１−５の出
力を選択し、無条件分岐命令，条件付分岐命令のいずれ
でも無い場合を同様に、シーケンシャルに後続の命令の
先取りが行われる。
【００２０】分岐方向指示レジスタ１−１３の値が
“１”である場合には、デコード信号１−１１が“１”
であればアンドゲート１−１２の出力が“１”となり、
論理回路１−８で生成される選択信号１−７によりセレ
クタ１−６の入力としてアドレス変換ユニット２−４か
らの分岐先アドレス信号１−１０を選択し、無条件命令
の場合と同様に、アドレス変換ユニット２−４に於いて
分岐先の絶対アドレスが求まる迄の間、待ち合わせた後
に、後続の命令の先取りが行われる。
“１”である場合には、デコード信号１−１１が“１”
であればアンドゲート１−１２の出力が“１”となり、
論理回路１−８で生成される選択信号１−７によりセレ
クタ１−６の入力としてアドレス変換ユニット２−４か
らの分岐先アドレス信号１−１０を選択し、無条件命令
の場合と同様に、アドレス変換ユニット２−４に於いて
分岐先の絶対アドレスが求まる迄の間、待ち合わせた後
に、後続の命令の先取りが行われる。
【００２１】また、条件付分岐命令の後続の命令の先取
りを上述の様に行った場合、予測した方向とは逆の方向
のアドレス、即ち分岐成功側を予測した場合は、分岐不
成功側のアドレスを、分岐不成功側を予測した場合は分
岐成功側のアドレスをそれぞれセレクタ１−１４に於い
て、アンドゲート１−１２の出力結果により選択し、バ
ッファ１−１５にバッファするとともに、予測した方向
をバッファ２−１５にバッファする。
りを上述の様に行った場合、予測した方向とは逆の方向
のアドレス、即ち分岐成功側を予測した場合は、分岐不
成功側のアドレスを、分岐不成功側を予測した場合は分
岐成功側のアドレスをそれぞれセレクタ１−１４に於い
て、アンドゲート１−１２の出力結果により選択し、バ
ッファ１−１５にバッファするとともに、予測した方向
をバッファ２−１５にバッファする。
【００２２】条件付分岐命令の分岐判定に必要な情報
は、条件付分岐命令が図２の演算実行ユニット２−６で
実行されるときに、演算実行ユニット２−６より分岐判
定情報信号１−１６として命令フェッチユニット２−２
に送られ、この情報とバッファ１−１５にバッファされ
ている予測した方向とが論理回路１−８内で比較され、
分岐判定が行われる。この分岐判定の結果、予測した方
向と実際の分岐方向とが一致した場合には、そのまま後
続の命令の取り出しが続行され、不一致の場合には予測
した方向で取り出した命令を取り消し、論理回路１−８
に於いて、セレクタ１−６の入力としてバッファ１−１
５に記憶されている予測と反対側のアドレスを選択する
ように選択信号１−７が生成され、正しい方向の命令の
再取り出しが行われる。
は、条件付分岐命令が図２の演算実行ユニット２−６で
実行されるときに、演算実行ユニット２−６より分岐判
定情報信号１−１６として命令フェッチユニット２−２
に送られ、この情報とバッファ１−１５にバッファされ
ている予測した方向とが論理回路１−８内で比較され、
分岐判定が行われる。この分岐判定の結果、予測した方
向と実際の分岐方向とが一致した場合には、そのまま後
続の命令の取り出しが続行され、不一致の場合には予測
した方向で取り出した命令を取り消し、論理回路１−８
に於いて、セレクタ１−６の入力としてバッファ１−１
５に記憶されている予測と反対側のアドレスを選択する
ように選択信号１−７が生成され、正しい方向の命令の
再取り出しが行われる。
【００２３】以上説明したように、本発明によれば、プ
ロセス毎に条件付分岐命令の後続の命令の先取り方向を
指定できるので、あるプロセス中の条件付分岐命令の分
岐方向の統計をとり、分岐成功か不成功かいずれか頻度
の多い方を指定すれば、予測を誤る頻度が減少し、パイ
プライン構成の情報処理装置の条件付分岐命令の乱れを
減少させ、性能を向上させることが可能である。
ロセス毎に条件付分岐命令の後続の命令の先取り方向を
指定できるので、あるプロセス中の条件付分岐命令の分
岐方向の統計をとり、分岐成功か不成功かいずれか頻度
の多い方を指定すれば、予測を誤る頻度が減少し、パイ
プライン構成の情報処理装置の条件付分岐命令の乱れを
減少させ、性能を向上させることが可能である。
【００２４】
【発明の効果】以上説明したように、本発明は、プロセ
ス毎に条件付分岐命令の後続の命令の先取り方向を指定
することが可能な為、パイプライン構成の情報処理装置
に於いても条件付分岐命令によるパイプラインの乱れを
低下させることができ、しかも非常に小量のハードウェ
アで性能を向上させることができる効果がある。
ス毎に条件付分岐命令の後続の命令の先取り方向を指定
することが可能な為、パイプライン構成の情報処理装置
に於いても条件付分岐命令によるパイプラインの乱れを
低下させることができ、しかも非常に小量のハードウェ
アで性能を向上させることができる効果がある。
【図１】本発明の一実施例の命令フェッチユニットのブ
ロック図である。
ロック図である。
【図２】本発明が適用される情報処理装置の全体ブロッ
ク図である。
ク図である。
１−１ 命令キャッシュメモリ １−２ 読み出しアドレスレジスタ １−３ リードデータレジスタ １−４ デコーダ １−５ 加算器 １−６ セレクタ １−７ 選択信号 １−８ 論理回路 １−９ デコード信号 １−１０ 分岐先アドレス信号 １−１１ デコード信号 １−１２ アンドゲート １−１３ 分岐方向指示レジスタ １−１４ セレクタ １−１５ バッファ １−１６ 分岐判定情報信号 ２−１ 先行制御ユニット ２−２ 命令フェッチユニット ２−３ アドレス計算ユニット ２−４ アドレス変換ユニット ２−５ オペランドキャッシュ ２−６ 演算実行ユニット
Claims (1)
- 【請求項１】 それぞれが構造体により制御される複数
のプロセスを実行する情報処理装置に使用され、かつ命
令の先取りを行い、取り出した命令が条件付分岐命令で
ある場合に、分岐成功側または分岐不成功側のいずれか
の方向を予測して後続の命令の先取りを行う先行制御装
置における命令先取り方式において、 前記プロセスを制御する構造体中に、前記条件付分岐命
令の後続の命令の先取り方向を指示するビットを有し、 前記ビットの値に応じて、条件付分岐命令の後続の命令
の先取りを行うことを特徴とした命令先取り方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1150292A JPH05233284A (ja) | 1992-01-27 | 1992-01-27 | 命令先取り方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1150292A JPH05233284A (ja) | 1992-01-27 | 1992-01-27 | 命令先取り方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233284A true JPH05233284A (ja) | 1993-09-10 |
Family
ID=11779802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1150292A Pending JPH05233284A (ja) | 1992-01-27 | 1992-01-27 | 命令先取り方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233284A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013250593A (ja) * | 2012-05-30 | 2013-12-12 | Renesas Electronics Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02227730A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | データ処理システム |
| JPH0342723A (ja) * | 1989-07-11 | 1991-02-22 | Nec Corp | データ処理装置 |
-
1992
- 1992-01-27 JP JP1150292A patent/JPH05233284A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02227730A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | データ処理システム |
| JPH0342723A (ja) * | 1989-07-11 | 1991-02-22 | Nec Corp | データ処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013250593A (ja) * | 2012-05-30 | 2013-12-12 | Renesas Electronics Corp | 半導体装置 |
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