JP3074790B2 - マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に外部割込み処理の機能を有するマイクロプロセ
ッサに関する。

【０００２】

【従来の技術】命令待ち行列（キュー）を有するマイク
ロプロセッサ、たとえば、米国インテル社の８０８６等
では、外部割込み処理のような分岐動作を行なう場合に
は、一度命令キューの内容を退避させ、再度割込み先の
命令をフエッチしなければならない。

【０００３】従来のこの種のマイクロプロセッサは、図
５に示すように、命令キュー１と、命令キュー１から出
力される命令デコーダ２と、外部からの割込み入力に対
応して割込み処理の制御を行なう割込み制御部４と、ア
ドレス生成部６とを備えて構成されていた。

【０００４】次に、従来のマイクロプロセッサの動作に
ついて説明する。

【０００５】図６は従来のマイクロプロセッサの割込み
処理を示すフローチャートである。

【０００６】外部から割込み入力があると割込み入力端
子ＴＩがアクティブになり、割込み制御部４はマイクロ
プロセッサ内部の処理実行の状態に合わせ、タイミング
をみてこの割込みを受け付ける。割込みを受け付ける
と、命令キュー１の既にフエッチされていた命令コード
を退避レジスタ等に退避する。同時に割込み処理サブル
ーチンへ分岐するため、アドレス生成部６によりアドレ
ス計算を行なう。

【０００７】ここで、図６のタイムチャートに示すよう
に、割込み先の命令の再フエッチを開始してから、命令
キュー１への取込み、命令デコーダ２での命令デコード
を経て割込み処理の実行に入るまでに３クロックを要す
る。この場合は、命令コードが１ワードであり、したが
って、１回のフエッチで取込みを完了できる例を示して
いる。しかし、命令コードが長くなると、フエッチから
割込み処理の実行に入るまでの所要クロック数はさらに
多くなるというものであった。

【０００８】

【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサは、割込み発生時にアドレス計算を行なっ
てから実際に処理の実行を開始するまでに数クロック分
から十数クロック分の時間が必要であるので割込み応答
が遅くなるという欠点を有していた。

【０００９】

【課題を解決するための手段】本発明のマイクロプロセ
ッサは、外部割込み処理の機能を有するマイクロプロセ
ッサにおいて、前記外部割込み処理のサブルーチンの先
頭を構成する予め定めた数の命令を格納しておく命令バ
ッファと、前記外部割込み処理を要求するｎ個の外部割
込み入力のそれぞれに対応するビットを有するｎビット
長のレジスタと、前記レジスタに高速応答を要求する第
一の外部割込み入力に対応する前記ビットを予め設定す
ることにより前記第一の外部割込み入力を検出する高速
割込み検出部とを備え、 前記第一の外部割込み入力の検
出に応じて前記命令バッファに格納してある前記命令を
出力させることを特徴とするものである。

【００１０】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１１】図１は本発明のマイクロプロセッサの実施
例を説明するための参考例を示すブロック図である。

【００１２】本参考例のマイクロプロセッサは、図１に
示すように、従来と同様の命令キュー１と、命令キュー
１から出力される命令デコーダ２と、外部からの割込み
入力に対応して割込み処理の制御を行なう割込み制御部
４と、アドレス生成部６とに加えて、割込み処理サブル
ーチンの先頭を構成する命令のうち本実施例では１ワー
ドの命令語長で３命令分を格納できるバッファ３１，３
２，３３からなる命令バッファ３と、アドレス生成部６
で生成したアドレスに命令バッファ３に格納した命令の
数すなわち３を加算するアドレス補正部５と、ゲート７
とを備えて構成されている。

【００１３】次に、本参考例の動作について説明する。

【００１４】図２は本参考例のマイクロプロセッサの割
込み処理を示すフローチャートである。

【００１５】外部から割込み入力があると割込み入力端
子ＴＩがアクティブになり、割込み制御部４はマイクロ
プロセッサ内部の処理実行の状態に合わせ、タイミング
をみてこの割込みを受け付ける。割込みを受け付ける
と、命令キュー１の既にフエッチされていた命令コード
を退避レジスタ等に退避する。同時に割込み処理サブル
ーチンへ分岐するため、アドレス生成部６によりアドレ
ス計算を行なう。

【００１６】一方、割込み制御部４が割込みを受け付け
ると、ゲート７をオンとし、予め命令バッフア３に格納
されている割込み処理サブルーチンの先頭を構成する３
つの命令を命令デコーダ２に出力する。同時にアドレス
補正部５はアドレス生成部６で生成されたアドレスに命
令バッファ３から出力した命令の数である３を加算して
アドレス端子ＴＡに出力し、フエッチを開始する。

【００１７】図２のタイムチャートに示すように、命令
キュー１の内容を退避すると、直ちに命令バッファ３の
バッファ３１，３２，３３にそれぞれ格納されている命
令を順次取だし、命令デコーダ２でデコードを行なう。
さらにバッファ３３以降の命令は、フエッチ、命令キュ
ー１への格納を経て、バッファ３３からの出力命令の次
にデコードステージに入る。

【００１８】以上述べたように、命令バッフア３に予め
割込み処理サブルーチンの先頭を構成する命令のいくつ
かを格納しておくことにより、命令フエッチから割込み
処理実行までのアイドルサイクルを埋めることが可能と
なり、応答性を向上することができる。

【００１９】次に、本発明の実施例について説明する。

【００２０】大部分のマイクロプロセッサは複数の割込
み入力端子を備えている。しかし、割込みの種類には種
々あり、高速応答を必要とするものから、必ずしも高速
性を必要としないものもある。本実施例では、３入力の
割込み入力のうちの一つが高速応答を必要とする場合の
例を示す。

【００２１】図３は本発明のマイクロプロセッサの実施
例を示すブロック図である。

【００２２】本実施例の前述の参考例に対する相違点
は、割込み入力が３入力となることに対応して割込み制
御部８の入力端子ＴＩがＴＩ１〜ＴＩ３となり、このう
ち、高速応答を要する割込み入力を検出するための高速
割込み検出部９を備えたことである。

【００２３】高速割込み検出部９は、３入力の割込み入
力端子ＴＩ１〜ＴＩ３のうちの一つを高速割込み入力と
してプログラマブルに設定し、その設定した端子からの
割込み入力を検出するためのものである。高速割込み検
出部９の構成の一例を図４に示す。高速割込み検出部９
は、図４に示すように、割込み入力端子数３と同一ビッ
ト長のレジスタ９１と、レジスタ９１の各ビットの出力
と端子ＴＩ１〜ＴＩ３のそれぞれの入力との論理積を取
るＡＮＤゲートＡ９１〜Ａ９３と、ＡＮＤゲートＡ９１
〜Ａ９３の出力の論理和を取るＯＲゲートＯ９１とを備
えて構成されている。

【００２４】次に、本実施例の動作について説明する。

【００２５】まず、高速割込み検出部９のレジスタ９１
に予め高速割込み入力として割込み入力端子ＴＩ１を指
定するように’１００’を設定しておく。いま、３入力
の割込み入力端子ＴＩ１〜ＴＩ３のうち、割込み入力端
子ＴＩ１がアクティブとなったとすると、割込み制御部
４はマイクロプロセッサ内部の処理実行の状態に合わ
せ、タイミングをみてこの割込みを受け付ける。割込み
を受け付けると、命令キュー１の既にフエッチされてい
た命令コードを退避レジスタ等に退避する。同時に割込
み処理サブルーチンへ分岐するため、アドレス生成部６
によりアドレス計算を行なう。

【００２６】割込制御部４は割込みを受け付けると、３
入力の割込み入力端子ＴＩ１〜ＴＩ３の状態を高速割込
み検出部９に出力する。前述のように、高速割込み検出
部９のレジスタ９１には、予め’１００’が設定されて
いるので、割込み入力端子ＴＩ１に割込み入力がある場
合には、ＡＮＤゲートＡ９１が１となり、入力された割
込みが高速割込み入力として検出される。この結果、こ
の検出出力は、ゲート７をオンとし、前述の参考例と同
様に、予め命令バッフア３に格納されている割込み処理
サブルーチンの先頭を構成する３つの命令を命令デコー
ダ２に出力する。同時にアドレス補正部５はアドレス生
成部６で生成されたアドレスに命令バッファ３から出力
した命令の数である３を加算してアドレス端子ＴＡに出
力し、フエッチを開始する。

【００２７】以上述べたように本実施例では、最も緊急
性および高速応答性を要求する割込み入力に対して、選
択的に命令を命令バッファに格納して高速応答すること
が可能となり、少ないハードウェアで効果的に性能向上
をすることが期待できる。

【００２８】

【発明の効果】以上説明したように、本発明のマイクロ
プロセッサは、割込み処理のサブルーチンの先頭を構成
する予め定めた数の命令を格納しておく命令バッファ
と、高速応答を要する割込み入力を検出するための高速
割込み検出部とを備えることにより、割込み処理の受付
け直後に処理の実行が可能となるので割込み応答性を向
上することができるという効果がある。

【図面の簡単な説明】

【図１】本発明のマイクロプロセッサの参考例を示すブ
ロック図である。

【図２】本参考例のマイクロプロセッサにおける動作の
一例を示すフローチャートである。

【図３】本発明のマイクロプロセッサの実施例を示すブ
ロック図である。

【図４】本実施例の高速割込み検出部の構成の一例を示
す図である。

【図５】従来のマイクロプロセッサの一例を示すブロッ
ク図である。

【図６】従来のマイクロプロセッサにおける動作の一例
を示すフローチャートである。

【符号の説明】

１ 命令キュー ２ 命令デコーダ ３ 命令バッファ ４，８ 割込み制御部 ５ アドレス補正部 ６ アドレス生成部 ７ ゲート ９ 高速割込み検出部 ３１〜３３ バッファ ９１ レジスタ Ａ１〜Ａ３ ＡＮＤゲート Ｏ１ ＯＲゲート

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 外部割込み処理の機能を有するマイクロ
   プロセッサにおいて、 前記外部割込み処理のサブルーチンの先頭を構成する予
   め定めた数の命令を格納しておく命令バッファと、 前記外部割込み処理を要求するｎ個の外部割込み入力の
   それぞれに対応するビットを有するｎビット長のレジス
   タと、前記 レジスタに高速応答を要求する第一の外部割込み入
   力に対応する前記ビットを予め設定することにより前記
   第一の外部割込み入力を検出する高速割込み検出部とを
   備え、 前記第一の外部割込み入力の検出に応じて前記命令バッ
   ファに格納してある前記命令を出力させる ことを特徴と
   するマイクロプロセッサ。