JPH06161751A - 命令バッファ制御装置 - Google Patents
命令バッファ制御装置Info
- Publication number
- JPH06161751A JPH06161751A JP30839492A JP30839492A JPH06161751A JP H06161751 A JPH06161751 A JP H06161751A JP 30839492 A JP30839492 A JP 30839492A JP 30839492 A JP30839492 A JP 30839492A JP H06161751 A JPH06161751 A JP H06161751A
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Abstract
(57)【要約】
【構成】 分岐先命令フェッチの起動を指示するための
分岐先フェッチ指示信号を生成する分岐先フェッチ指示
回路と、分岐先命令語とカレント命令語とを切替えて前
記命令バッファに格納するリソースセレクタと、リソー
スセレクタにおける切替えの指示を行うためのリソース
指示信号を生成するリソース指示回路とを設け、分岐の
判定が終了する前に分岐先命令フェッチを起動する。ま
た、ＡステージおよびＯステージおよびＷステージの各
ステージに分岐判定回路を設け、各ステージで分岐判定
を行う命令を設ける。 【効果】 分岐性能を高速にし、かつ命令バッファを１
個のみとしてハードウエアを削減することが可能にな
る。また、条件判定のタイミングが異なる複数の分岐命
令のサポートを行うことが可能となる。
分岐先フェッチ指示信号を生成する分岐先フェッチ指示
回路と、分岐先命令語とカレント命令語とを切替えて前
記命令バッファに格納するリソースセレクタと、リソー
スセレクタにおける切替えの指示を行うためのリソース
指示信号を生成するリソース指示回路とを設け、分岐の
判定が終了する前に分岐先命令フェッチを起動する。ま
た、ＡステージおよびＯステージおよびＷステージの各
ステージに分岐判定回路を設け、各ステージで分岐判定
を行う命令を設ける。 【効果】 分岐性能を高速にし、かつ命令バッファを１
個のみとしてハードウエアを削減することが可能にな
る。また、条件判定のタイミングが異なる複数の分岐命
令のサポートを行うことが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置のプロセ
ッサの命令バッファ制御装置に関し、特に命令先取を行
って条件分岐命令をサポートするプロセッサの命令バッ
ファ制御装置に関する。
ッサの命令バッファ制御装置に関し、特に命令先取を行
って条件分岐命令をサポートするプロセッサの命令バッ
ファ制御装置に関する。
【０００２】
【従来の技術】情報処理装置のプロセッサのうち、命令
先取を行って条件分岐命令をサポートするプロセッサの
従来の命令バッファ制御装置は、条件分岐の判定後、す
なわち、分岐が確定した後に、分岐先命令フェッチ指示
を出力するという方式を採用している。
先取を行って条件分岐命令をサポートするプロセッサの
従来の命令バッファ制御装置は、条件分岐の判定後、す
なわち、分岐が確定した後に、分岐先命令フェッチ指示
を出力するという方式を採用している。
【０００３】また、分岐性能を高速にするため、分岐が
確定する前に分岐先命令フェッチ指示を出力するもの
は、現在実行している命令の非分岐側の後続命令語（カ
レント命令語）を格納する命令バッファ（カレント命令
バッファ）と、分岐先命令語とを格納する命令バッファ
（分岐先命令バッファ）との二つの命令バッファとを設
け、命令発行のときに、分岐判定結果によってカレント
命令バッファまたは分岐先命令バッファに切替えるとい
う方式を採用している。
確定する前に分岐先命令フェッチ指示を出力するもの
は、現在実行している命令の非分岐側の後続命令語（カ
レント命令語）を格納する命令バッファ（カレント命令
バッファ）と、分岐先命令語とを格納する命令バッファ
（分岐先命令バッファ）との二つの命令バッファとを設
け、命令発行のときに、分岐判定結果によってカレント
命令バッファまたは分岐先命令バッファに切替えるとい
う方式を採用している。
【０００４】
【発明が解決しようとする課題】上述したような従来の
命令バッファ制御装置は、分岐が確定した後に分岐先命
令フェッチ指示を出力する前者の場合は、分岐が成功し
たときの分岐先命令語の発行が遅れるため、分岐に関す
る性能が低いという問題点を有している。
命令バッファ制御装置は、分岐が確定した後に分岐先命
令フェッチ指示を出力する前者の場合は、分岐が成功し
たときの分岐先命令語の発行が遅れるため、分岐に関す
る性能が低いという問題点を有している。
【０００５】また、分岐が確定する前に分岐先命令フェ
ッチ指示を出力する後者の場合は、カレント命令バッフ
ァと分岐先命令バッファとの二つの命令バッファが必要
なため、ハードウエアの量が多くなるという問題点を有
している。
ッチ指示を出力する後者の場合は、カレント命令バッフ
ァと分岐先命令バッファとの二つの命令バッファが必要
なため、ハードウエアの量が多くなるという問題点を有
している。
【０００６】
【課題を解決するための手段】本発明の命令バッファ制
御装置は、先取命令を格納する命令バッファと、分岐先
命令フェッチの起動を指示するための分岐先フェッチ指
示信号を生成する分岐先フェッチ指示回路と、分岐先命
令語と現在実行している命令の非分岐側の後続命令語で
あるカレント命令語とを切替えて前記命令バッファに格
納するリソースセレクタと、前記リソースセレクタにお
ける分岐先命令語とカレント命令語との切替えの指示を
行うためのリソース指示信号を生成するリソース指示回
路と、前記命令バッファの出力信号を２段の命令レジス
タを介して入力して分岐の判定を行う分岐判定回路とを
備え、前記分岐判定回路の出力信号を前記リソース指示
回路に入力することを含むものであり、更に、命令バッ
ファの出力信号を１段の命令レジスタを介して入力して
分岐の判定を行う第二の分岐判定回路と、前記命令バッ
ファの出力信号を３段の命令レジスタを介して入力して
分岐の判定を行う第三の分岐判定回路と、前記命令バッ
ファの出力信号を２段の命令レジスタを介して入力する
分岐判定回路および前記第二の分岐判定回路および前記
第三の分岐判定回路のそれぞれにおける分岐の判定を指
示する命令を設け、前記第二の分岐判定回路の出力信号
および前記第三の分岐判定回路の出力信号をリソース指
示回路に入力することを含むものである。
御装置は、先取命令を格納する命令バッファと、分岐先
命令フェッチの起動を指示するための分岐先フェッチ指
示信号を生成する分岐先フェッチ指示回路と、分岐先命
令語と現在実行している命令の非分岐側の後続命令語で
あるカレント命令語とを切替えて前記命令バッファに格
納するリソースセレクタと、前記リソースセレクタにお
ける分岐先命令語とカレント命令語との切替えの指示を
行うためのリソース指示信号を生成するリソース指示回
路と、前記命令バッファの出力信号を２段の命令レジス
タを介して入力して分岐の判定を行う分岐判定回路とを
備え、前記分岐判定回路の出力信号を前記リソース指示
回路に入力することを含むものであり、更に、命令バッ
ファの出力信号を１段の命令レジスタを介して入力して
分岐の判定を行う第二の分岐判定回路と、前記命令バッ
ファの出力信号を３段の命令レジスタを介して入力して
分岐の判定を行う第三の分岐判定回路と、前記命令バッ
ファの出力信号を２段の命令レジスタを介して入力する
分岐判定回路および前記第二の分岐判定回路および前記
第三の分岐判定回路のそれぞれにおける分岐の判定を指
示する命令を設け、前記第二の分岐判定回路の出力信号
および前記第三の分岐判定回路の出力信号をリソース指
示回路に入力することを含むものである。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例を示すブロック図
である。
である。
【０００９】図１の実施例は、パイプライン構造を有す
るプロセッサの命令バッファ制御装置であり、命令の実
行サイクルは、命令先取ステージ（Ｐステージ）および
命令デコードステージ（Ｄステージ）および実行アドレ
ス生成ステージ（Ａステージ）および演算＆オペランド
フェッチステージ（Ｏステージ）および実行ステージ
（Ｗステージ）の各ステージから成り立っている。
るプロセッサの命令バッファ制御装置であり、命令の実
行サイクルは、命令先取ステージ（Ｐステージ）および
命令デコードステージ（Ｄステージ）および実行アドレ
ス生成ステージ（Ａステージ）および演算＆オペランド
フェッチステージ（Ｏステージ）および実行ステージ
（Ｗステージ）の各ステージから成り立っている。
【００１０】ハードウエアは、命令先取りを行うための
分岐先キャッシュ１の出力とカレントキャッシュ２の出
力とが、リソースセレクタ３を介して命令バッファ４に
接続されている。
分岐先キャッシュ１の出力とカレントキャッシュ２の出
力とが、リソースセレクタ３を介して命令バッファ４に
接続されている。
【００１１】命令語は、命令バッファ４から発行され、
Ｄステージでは、命令バッファ４の出力信号を入力とす
る命令デコード部８によって命令のデコードが行われ
る。Ａステージでは、命令レジスタ５の出力信号を入力
とする実行アドレス生成部９によって、分岐先アドレス
の生成が行われる。Ｏステージでは、命令レジスタ６の
出力信号を入力とする演算＆オペランドフェッチ部１０
により、オペランドのフェッチと演算とが行われる。Ｗ
ステージでは、命令レジスタ７の出力信号を入力とする
実行部１１により、命令の実行が行われる。
Ｄステージでは、命令バッファ４の出力信号を入力とす
る命令デコード部８によって命令のデコードが行われ
る。Ａステージでは、命令レジスタ５の出力信号を入力
とする実行アドレス生成部９によって、分岐先アドレス
の生成が行われる。Ｏステージでは、命令レジスタ６の
出力信号を入力とする演算＆オペランドフェッチ部１０
により、オペランドのフェッチと演算とが行われる。Ｗ
ステージでは、命令レジスタ７の出力信号を入力とする
実行部１１により、命令の実行が行われる。
【００１２】分岐先キャッシュ１に対するアドレスの供
給は、実行アドレス生成部９の出力信号を入力とする実
行アドレスレジスタ１２から行われる。カレントキャッ
シュ２に対するアドレスの供給は、分岐が確定したと
き、カレントアドレスセレクタ１９によって分岐先アド
レスが選択され、この分岐先アドレスの次のフェッチア
ドレスがカレントアドレス加算器２０によって加算され
てカレントアドレスレジスタ１８にセットされることに
よって行われる。これ以後は、カレントアドレスレジス
タ１８の値を更新することによってカレントキャッシュ
２を索引することができる。
給は、実行アドレス生成部９の出力信号を入力とする実
行アドレスレジスタ１２から行われる。カレントキャッ
シュ２に対するアドレスの供給は、分岐が確定したと
き、カレントアドレスセレクタ１９によって分岐先アド
レスが選択され、この分岐先アドレスの次のフェッチア
ドレスがカレントアドレス加算器２０によって加算され
てカレントアドレスレジスタ１８にセットされることに
よって行われる。これ以後は、カレントアドレスレジス
タ１８の値を更新することによってカレントキャッシュ
２を索引することができる。
【００１３】次に上述のように構成した命令バッファ制
御装置の動作について説明する。
御装置の動作について説明する。
【００１４】本実施例では、分岐の判定を固定のタイミ
ングで行うため、Ｏステージの分岐判定回路１４で行
う。分岐判定回路１４は、命令レジスタ６の出力信号と
演算＆オペランドフェッチ部１０の出力信号とを入力と
し、条件分岐命令のデコードと分岐の判定とを行う。す
なわち、まずカレントアドレスレジスタ１８の値をカレ
ントアドレス加算器２０によって加算しながらカレント
フェッチを連続して行っている状態において、フェッチ
した命令語中に条件分岐命令が存在していると、条件分
岐命令がＡステージで完了したとき、命令デコード部８
の出力信号を入力とする分岐先フェッチ指示回路１６か
ら分岐先キャッシュ１に対して分岐先フェッチ指示信号
２１を出力する。これにより、ＰステージをＯステージ
と同時に実行できる。
ングで行うため、Ｏステージの分岐判定回路１４で行
う。分岐判定回路１４は、命令レジスタ６の出力信号と
演算＆オペランドフェッチ部１０の出力信号とを入力と
し、条件分岐命令のデコードと分岐の判定とを行う。す
なわち、まずカレントアドレスレジスタ１８の値をカレ
ントアドレス加算器２０によって加算しながらカレント
フェッチを連続して行っている状態において、フェッチ
した命令語中に条件分岐命令が存在していると、条件分
岐命令がＡステージで完了したとき、命令デコード部８
の出力信号を入力とする分岐先フェッチ指示回路１６か
ら分岐先キャッシュ１に対して分岐先フェッチ指示信号
２１を出力する。これにより、ＰステージをＯステージ
と同時に実行できる。
【００１５】次に、Ｏステージの実行のときに分岐判定
回路１４において行われた分岐判定の判定結果がリソー
ス指示回路１７に入力すると、Ｏステージと同時に実行
されているＰステージの動作が完了したとき、リソース
指示回路１７の出力のリソース指示信号２２によって切
替えられて、分岐が成功したときは分岐先キャッシュ１
の出力信号が、分岐が成功しなかったときはカレントキ
ャッシュ２の出力信号が命令バッファ４に格納される。
これと同時に、カレントアドレスセレクタ１９も、実行
アドレスレジスタ１２からの分岐先アドレスとカレント
アドレスレジスタ１８からのアドレスとを切替える。
回路１４において行われた分岐判定の判定結果がリソー
ス指示回路１７に入力すると、Ｏステージと同時に実行
されているＰステージの動作が完了したとき、リソース
指示回路１７の出力のリソース指示信号２２によって切
替えられて、分岐が成功したときは分岐先キャッシュ１
の出力信号が、分岐が成功しなかったときはカレントキ
ャッシュ２の出力信号が命令バッファ４に格納される。
これと同時に、カレントアドレスセレクタ１９も、実行
アドレスレジスタ１２からの分岐先アドレスとカレント
アドレスレジスタ１８からのアドレスとを切替える。
【００１６】これ以後は、分岐先アドレスの次のアクセ
スのとき、カレントアクセスとしてカレントアドレスレ
ジスタ１８からのアドレスが選択され、カレントキャッ
シュ２がアクセスされる。
スのとき、カレントアクセスとしてカレントアドレスレ
ジスタ１８からのアドレスが選択され、カレントキャッ
シュ２がアクセスされる。
【００１７】以上のようにして、カレントアクセスのバ
ッファとして用いた命令バッファ４は、分岐が成功した
ときは、分岐先キャッシュ１の命令バッファとして機能
する。
ッファとして用いた命令バッファ４は、分岐が成功した
ときは、分岐先キャッシュ１の命令バッファとして機能
する。
【００１８】条件判定のタイミングが異なる複数の分岐
命令のサポートを行うときは、ＡステージおよびＯステ
ージおよびＷステージの各ステージに分岐判定回路を設
け、各ステージで分岐判定を行う命令を設けることによ
って行う。
命令のサポートを行うときは、ＡステージおよびＯステ
ージおよびＷステージの各ステージに分岐判定回路を設
け、各ステージで分岐判定を行う命令を設けることによ
って行う。
【００１９】すなわち、カレントアクセスにおいてフェ
ッチした命令語中にＡステージで判定を行う条件分岐命
令（Ａ命令）が存在するときは、Ａ命令がＡステージで
完了するとき、分岐先フェッチ指示回路１６は、分岐先
フェッチ指示信号２１を分岐先キャッシュ１に対して出
力する。
ッチした命令語中にＡステージで判定を行う条件分岐命
令（Ａ命令）が存在するときは、Ａ命令がＡステージで
完了するとき、分岐先フェッチ指示回路１６は、分岐先
フェッチ指示信号２１を分岐先キャッシュ１に対して出
力する。
【００２０】一方、分岐判定は、命令レジスタ５の出力
信号を入力とする分岐判定回路１３で行う。分岐判定回
路１３の出力信号は、リソース指示回路１７に入力し、
Ｐステージと同時に実行されているＯステージの動作が
完了するまでの間リソース指示回路１７内で保持された
後、リソース指示信号２２として出力される。
信号を入力とする分岐判定回路１３で行う。分岐判定回
路１３の出力信号は、リソース指示回路１７に入力し、
Ｐステージと同時に実行されているＯステージの動作が
完了するまでの間リソース指示回路１７内で保持された
後、リソース指示信号２２として出力される。
【００２１】リソース指示信号２２が出力されると、リ
ソースセレクタ３は、分岐が成功したときは分岐先キャ
ッシュ１の出力信号を、分岐が成功しなかったときはカ
レントキャッシュ２の出力信号を選択して命令バッファ
４に格納する。これ以後は、カレントとしてアクセスす
る。
ソースセレクタ３は、分岐が成功したときは分岐先キャ
ッシュ１の出力信号を、分岐が成功しなかったときはカ
レントキャッシュ２の出力信号を選択して命令バッファ
４に格納する。これ以後は、カレントとしてアクセスす
る。
【００２２】カレントアクセスにおいてフェッチした命
令語中にＯステージで判定を行う条件分岐命令（Ｏ命
令）が存在するときは、Ａ命令の場合と同様に、Ｏ命令
がＡステージで完了するとき、分岐先フェッチ指示回路
１６は、分岐先フェッチ指示信号２１を分岐先キャッシ
ュ１に対して出力する。
令語中にＯステージで判定を行う条件分岐命令（Ｏ命
令）が存在するときは、Ａ命令の場合と同様に、Ｏ命令
がＡステージで完了するとき、分岐先フェッチ指示回路
１６は、分岐先フェッチ指示信号２１を分岐先キャッシ
ュ１に対して出力する。
【００２３】一方、分岐判定は、命令レジスタ６の出力
信号を入力とする分岐判定回路１４で行う。分岐判定回
路１４の出力信号は、リソース指示回路１７に入力し、
ＰステージとＯステージで同時に実行されているため、
リソース指示回路１７を経由してそのままリソース指示
信号２２としてリソースセレクタ３およびカレントアド
レスセレクタ１９に出力される。以後はカレントとして
アクセスする。
信号を入力とする分岐判定回路１４で行う。分岐判定回
路１４の出力信号は、リソース指示回路１７に入力し、
ＰステージとＯステージで同時に実行されているため、
リソース指示回路１７を経由してそのままリソース指示
信号２２としてリソースセレクタ３およびカレントアド
レスセレクタ１９に出力される。以後はカレントとして
アクセスする。
【００２４】カレントアクセスにおいてフェッチした命
令語中にＷステージで判定を行う条件分岐命令（Ｗ命
令）が存在するときは、Ｗ命令の判定がＷステージで行
われるため、Ａステージにおいて分岐先フェッチ指示を
与えると、Ａステージにおける次のサイクルでＰステー
ジの動作が完了し、分岐先命令語を命令バッファ４に格
納するとき、分岐判定は完了していない。
令語中にＷステージで判定を行う条件分岐命令（Ｗ命
令）が存在するときは、Ｗ命令の判定がＷステージで行
われるため、Ａステージにおいて分岐先フェッチ指示を
与えると、Ａステージにおける次のサイクルでＰステー
ジの動作が完了し、分岐先命令語を命令バッファ４に格
納するとき、分岐判定は完了していない。
【００２５】このため、Ｗ命令の場合は、実行アドレス
レジスタ１２において分岐先アドレスを２サイクルの間
保持し、命令デコード部８の出力信号を入力とする分岐
先フェッチ指示回路１６は、Ｏステージの動作が完了し
たとき、分岐先フェッチ指示信号２１を出力する。
レジスタ１２において分岐先アドレスを２サイクルの間
保持し、命令デコード部８の出力信号を入力とする分岐
先フェッチ指示回路１６は、Ｏステージの動作が完了し
たとき、分岐先フェッチ指示信号２１を出力する。
【００２６】従って、Ｗステージの動作とＰステージの
動作とを同時に実行することにより、分岐先命令語を命
令バッファ４に格納するときに、分岐判定回路１５の出
力信号をリソース指示回路１７に入力し、リソース指示
回路１７からリソース指示信号２２を出力する。これに
より、分岐が成功したときは分岐先キャッシュ１の出力
信号が、分岐が成功しなかったときはカレントキャッシ
ュ２の出力信号が選択されて命令バッファ４に格納され
る。
動作とを同時に実行することにより、分岐先命令語を命
令バッファ４に格納するときに、分岐判定回路１５の出
力信号をリソース指示回路１７に入力し、リソース指示
回路１７からリソース指示信号２２を出力する。これに
より、分岐が成功したときは分岐先キャッシュ１の出力
信号が、分岐が成功しなかったときはカレントキャッシ
ュ２の出力信号が選択されて命令バッファ４に格納され
る。
【００２７】以上のようにして、カレントアクセスのバ
ッファとして用いた命令バッファ４は、分岐が成功した
ときは、分岐先キャッシュ１の命令バッファとして機能
する。
ッファとして用いた命令バッファ４は、分岐が成功した
ときは、分岐先キャッシュ１の命令バッファとして機能
する。
【００２８】
【発明の効果】以上説明したように、本発明の命令バッ
ファ制御装置は、分岐先命令フェッチの起動を指示する
ための分岐先フェッチ指示信号を生成する分岐先フェッ
チ指示回路と、分岐先命令語とカレント命令語とを切替
えて前記命令バッファに格納するリソースセレクタと、
リソースセレクタにおける切替えの指示を行うためのリ
ソース指示信号を生成するリソース指示回路とを設け、
分岐の判定が終了する前に分岐先命令フェッチを起動す
ることにより、分岐性能を高速にし、かつ命令バッファ
を１個のみとしてハードウエアを削減することが可能に
なるという効果がある。また、ＡステージおよびＯステ
ージおよびＷステージの各ステージに分岐判定回路を設
け、各ステージで分岐判定を行う命令を設けることによ
って、条件判定のタイミングが異なる複数の分岐命令の
サポートを行うことが可能となるという効果がある。
ファ制御装置は、分岐先命令フェッチの起動を指示する
ための分岐先フェッチ指示信号を生成する分岐先フェッ
チ指示回路と、分岐先命令語とカレント命令語とを切替
えて前記命令バッファに格納するリソースセレクタと、
リソースセレクタにおける切替えの指示を行うためのリ
ソース指示信号を生成するリソース指示回路とを設け、
分岐の判定が終了する前に分岐先命令フェッチを起動す
ることにより、分岐性能を高速にし、かつ命令バッファ
を１個のみとしてハードウエアを削減することが可能に
なるという効果がある。また、ＡステージおよびＯステ
ージおよびＷステージの各ステージに分岐判定回路を設
け、各ステージで分岐判定を行う命令を設けることによ
って、条件判定のタイミングが異なる複数の分岐命令の
サポートを行うことが可能となるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
１ 分岐先キャッシュ ２ カレントキャッシュ ３ リソースセレクタ ４ 命令バッファ ５ 命令レジスタ ６ 命令レジスタ ７ 命令レジスタ ８ 命令デコード部 ９ 実行アドレス生成部 １０ 演算＆オペランドフェッチ部 １１ 実行部 １２ 実行アドレスレジスタ １３・１４・１５ 分岐判定回路 １６ 分岐先フェッチ指示回路 １７ リソース指示回路 １８ カレントアドレスレジスタ １９ カレントアドレスセレクタ ２０ カレントアドレス加算器 ２１ 分岐先フェッチ指示信号 ２２ リソース指示信号
Claims (2)
- 【請求項１】 先取命令を格納する命令バッファと、分
岐先命令フェッチの起動を指示するための分岐先フェッ
チ指示信号を生成する分岐先フェッチ指示回路と、分岐
先命令語と現在実行している命令の非分岐側の後続命令
語であるカレント命令語とを切替えて前記命令バッファ
に格納するリソースセレクタと、前記リソースセレクタ
における分岐先命令語とカレント命令語との切替えの指
示を行うためのリソース指示信号を生成するリソース指
示回路と、前記命令バッファの出力信号を２段の命令レ
ジスタを介して入力して分岐の判定を行う分岐判定回路
とを備え、前記分岐判定回路の出力信号を前記リソース
指示回路に入力することを含むことを特徴とする命令バ
ッファ制御装置。 - 【請求項２】 命令バッファの出力信号を１段の命令レ
ジスタを介して入力して分岐の判定を行う第二の分岐判
定回路と、前記命令バッファの出力信号を３段の命令レ
ジスタを介して入力して分岐の判定を行う第三の分岐判
定回路と、前記命令バッファの出力信号を２段の命令レ
ジスタを介して入力する分岐判定回路および前記第二の
分岐判定回路および前記第三の分岐判定回路のそれぞれ
における分岐の判定を指示する命令を設け、前記第二の
分岐判定回路の出力信号および前記第三の分岐判定回路
の出力信号をリソース指示回路に入力することを含むこ
とを特徴とする請求項１記載の命令バッファ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30839492A JPH06161751A (ja) | 1992-11-18 | 1992-11-18 | 命令バッファ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30839492A JPH06161751A (ja) | 1992-11-18 | 1992-11-18 | 命令バッファ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06161751A true JPH06161751A (ja) | 1994-06-10 |
Family
ID=17980540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30839492A Withdrawn JPH06161751A (ja) | 1992-11-18 | 1992-11-18 | 命令バッファ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06161751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6003127A (en) * | 1995-10-04 | 1999-12-14 | Nippondenso Co., Ltd. | Pipeline processing apparatus for reducing delays in the performance of processing operations |
-
1992
- 1992-11-18 JP JP30839492A patent/JPH06161751A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6003127A (en) * | 1995-10-04 | 1999-12-14 | Nippondenso Co., Ltd. | Pipeline processing apparatus for reducing delays in the performance of processing operations |
| US6308263B1 (en) | 1995-10-04 | 2001-10-23 | Nippondenso Co., Ltd. | Pipeline processing apparatus for reducing delays in the performance of processing operations |
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