JPH10283185A - プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 ハードウェアの増加を少なく制限しつつ、前
方への条件付き分岐命令を解読し、分岐条件の成立時に
は、その解読したサイクルの次のサイクルで分岐先の命
令を直ちに解読、実行し、プロセッサの性能の向上を図
る。 【解決手段】 条件付き分岐命令は命令レジスタ３０に
格納されると共に、命令解読回路３１で解読され、分岐
条件の成立の有無が条件成立判定回路３３で判定され
る。このサイクルで分岐条件が成立すると判定された場
合には、このサイクルで、無効化命令数２００が、命令
解読回路３１から出力され、マルチプレクサ３４を経て
命令バッファ制御回路１１に入力される。制御回路１１
は前記無効化命令数２００に等しい個数の命令の次に続
く命令、即ち分岐先の命令を選択するようマルチプレク
サ２１を制御する。従って、次のサイクルでは、命令レ
ジスタ３０に分岐先の命令が格納され、この命令が解読
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプロセッサ、特に、
命令メモリ中の命令をプリフェッチして命令バッファに
保持するプロセッサの改良に関する。

【０００２】

【従来の技術】従来、プロセッサとして、命令メモリに
格納された一部の命令をプリフェッチし、これ等の命令
を命令バッファに格納すると共に、その格納された命令
を順次命令解読部で解読して、実行するものが知られて
いる。このプロセッサでは、特に高い性能が要求される
場合に、パイプライン構造が採用される。即ち、命令バ
ッファで最初の命令を読み出した後、その次のサイクル
では、前記読み出された命令を命令解読部で解読すると
共に、この解読と同時に、命令バッファで次の命令を読
み出す並列動作が行われる。

【０００３】

【発明が解決しようとする課題】しかしながら、前記従
来のプロセッサは、命令解読部で条件付き分岐命令を解
読する際には、命令解読部では分岐条件が成立するか否
かの判断が行われると共に、分岐条件が成立する場合に
は命令の分岐先アドレスが生成されるが、この命令の分
岐条件が成立したときには、次の問題が生じる。即ち、
この場合には、条件付き分岐命令を解読するサイクルで
分岐先アドレスが命令バッファに出力されるものの、こ
のような命令解読と並列に命令バッファでは次の命令が
既に読み出されており、その結果、前記条件付き分岐命
令を解読したサイクルの次のサイクルでは、命令解読部
は前記命令バッファから読み出された命令を入力して、
この入力した命令を無効化すると共に、命令バッファは
前記分岐先アドレスの命令を命令メモリからプリフェッ
チして、この分岐先アドレスの命令を読み出し、その
後、その次に続くサイクルで、命令解読部が前記分岐先
アドレスの命令を入力して解読する。従って、条件付き
分岐命令を解読した際に、分岐条件が成立した時には、
そのサイクルの次のサイクル、即ち実行しない命令を無
効化するサイクルが命令解読部にとって無駄なサイクル
であるため、プロセッサの性能を低下させる。

【０００４】そこで、従来、前記課題を解決するため
に、分岐予測が行われる。即ち、条件付き分岐命令を解
読するサイクルの前のサイクルまでに分岐条件が成立す
るか否かを予測し、分岐が成立すると予測された場合に
は、条件付き分岐命令を解読するサイクルで分岐先アド
レスの命令を読み出せば、その次のサイクルで分岐先の
命令を解読でき、プロセッサの性能低下を防止できる。
例えば、無条件分岐は分岐が確定しているので、問題は
なく、また、条件付き分岐に関して、後方分岐では、そ
の制御構造がループを形成している可能性が高いので、
多くの場合は分岐が成立すると静的な予測は容易であ
る。

【０００５】しかし、条件付き前方分岐に関しては、静
的な予測は困難である。このため、動的な予測が行われ
るが、動的な予測では、各々の分岐命令について過去の
分岐結果を保持し、その結果に基いて予測を行うことが
必要になる。しかし、予測確率を高めるためには、分岐
結果を保持するエントリは５００〜１０００程度必要と
され、大きなハードウェアが必要なる欠点がある。

【０００６】本発明の目的は、動的な分岐予測を行わず
に、前方への条件付き分岐命令を解読した次のサイクル
で分岐先の命令を実行するようにすることにより、ハー
ドウェアの増加を最小限にしつつ、実行しない命令の無
効化を不要にして、プロセッサの性能の向上を図ること
にある。

【０００７】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、条件付き分岐命令を解読するサイクル
において、条件が成立したと判断された際には、実行し
ない命令をそのサイクル中に命令バッファ内で無効化し
て、前記解読したサイクルで命令バッファから分岐先の
命令を読み出して、出力させることにより、条件付き分
岐命令を解読したサイクルの次のサイクルで分岐先の命
令を直ちに解読させる。

【０００８】すなわち、請求項１記載の発明のプロセッ
サは、命令メモリから複数の命令を読み出す読み出し手
段と、前記読み出された複数の命令を保持する保持手段
と、前記保持手段に保持された複数の命令のうち１つを
選択して供給する命令供給手段と、前記選択された命令
を解読し、分岐条件の成立時に命令無効化信号を出力す
る命令解読手段と、前記命令無効化信号に基いて前記保
持手段に保持された複数の命令のうち一部の命令を無効
化し、前記命令供給手段の対象としない無効化手段とを
備えたことを特徴とする。

【０００９】また、請求項２記載の発明は、前記請求項
１記載のプロセッサにおいて、命令無効化信号は無効化
すべき命令数を指示する信号であり、無効化手段は、分
岐命令の後に続く前記無効化命令数の命令を無効化する
ことを特徴とする。

【００１０】更に、請求項３記載の発明は、前記請求項
２記載のプロセッサにおいて、プロセッサはパイプライ
ン動作し、無効化手段は、命令解読手段が命令無効化信
号を出力したサイクルと同一サイクル内で、分岐命令の
後に続く無効化命令数の命令を無効化し、命令供給手段
は、前記同一サイクル内で、無効化された最後の命令の
次に位置する命令を選択して供給することを特徴とす
る。

【００１１】加えて、請求項４記載の発明は、前記請求
項１又は請求項３記載のプロセッサにおいて、命令供給
手段を制御する命令制御回路と、分岐条件の成立時には
命令無効化信号を選択して無効化手段に出力し、分岐条
件の非成立時には次命令選択信号を選択して前記命令制
御回路に出力する選択手段とを備えたことを特徴とす
る。

【００１２】更に加えて、請求項５記載の発明は、前記
請求項１記載のプロセッサにおいて、命令供給手段は、
読み出し手段から新たに読み出した命令、及び保持手段
に保持した命令のうち１つの命令を選択して、命令解読
手段に供給することを特徴とする。

【００１３】また、請求項６記載の発明は、前記請求項
２記載のプロセッサにおいて、無効化手段は、命令供給
手段が命令解読部に供給している分岐命令の保持手段内
でのアドレスを把握する把握手段を備え、前記分岐命令
のアドレスに基いて、分岐命令の後に続く無効化命令数
の命令を無効化することを特徴とする。

【００１４】更に、請求項７記載の発明は、前記請求項
６記載のプロセッサにおいて、保持手段は複数の命令バ
ッファレジスタを備え、無効化手段は、前記複数の命令
バッファレジスタ間の命令の解読順序の先後を把握する
他の把握手段を備え、前記複数の命令バッファレジスタ
間の命令の解読順序の先後の情報に基いて、分岐命令の
後に続く無効化命令数の命令を無効化することを特徴と
する。

【００１５】加えて、請求項８記載の発明は、前記請求
項１記載のプロセッサにおいて、命令解読手段は、受け
た命令を解読して分岐の条件選択信号を出力し、一方、
分岐条件をフラグとして格納するフラグレジスタと、前
記条件選択信号と前記フラグとを比較して条件の成立の
有無を判定する条件成立判定回路とを備えたことを特徴
とする。

【００１６】更に加えて、請求項９記載の発明は、前記
請求項１記載のプロセッサにおいて、命令解読手段は、
受けた命令を解読して、分岐条件の成立の有無を判定す
ることを特徴とする。

【００１７】また、請求項１０記載の発明のプロセッサ
は、命令メモリから複数の命令を読み出す読み出し手段
と、前記読み出された複数の命令を保持する保持手段
と、前記保持手段に保持された複数の命令のうち１つを
選択して供給する命令供給手段と、前記選択された命令
を解読し、分岐条件の成立時に仮想消費化信号を出力す
る命令解読手段と、前記仮想消費化信号に基いて前記保
持手段に保持された複数の命令のうち一部の命令を仮想
的に消費化し、前記命令供給手段の対象としない消費化
手段とを備えたことを特徴とする。

【００１８】更に、請求項１１記載の発明は、前記請求
項１０記載のプロセッサにおいて、仮想消費化信号は、
仮想的に消費した命令数を指示する信号であり、消費化
手段は、分岐命令の後に続く前記仮想消費命令数の命令
を仮想的に消費することを特徴とする。

【００１９】以上の構成により、請求項１ないし請求項
１１記載の発明では、命令解読部において命令が無効化
されることがないので、無駄なサイクルが発生せず、プ
ロセッサの性能の向上が図られる。また、分岐予測を行
わないので、各分岐命令毎の分岐の成立／不成立の履歴
を残すメモリを不要にでき、大きなハードウェアを必要
としない。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づいて説明する。

【００２１】図１は本発明の実施の形態におけるプロセ
ッサの命令バッファ部及び命令解読部のブロック図を示
している。

【００２２】同図において、３は連続したアドレスが付
された複数の命令を予め格納しておく命令メモリ、１は
前記命令メモリ３から連続する一部の命令をプリフェッ
チし、そのプリフェッチした命令を保持する命令バッフ
ァ部、２は前記命令バッファ部１から順次１つづつ命令
を受けて、その命令を解読する命令解読部である。

【００２３】説明のポイントを絞るため、同図では命令
の実行に関する部分は本発明と直接関係ないので、省略
している。また、命令は常にシーケンシャルに実行され
る、即ち、分岐命令は存在しないとする。更に、１つの
命令群は、アドレスが連続した４つの命令から成ってい
るものとする。

【００２４】命令バッファ部１は、プリフェッチアドレ
スを生成し、そのプリフェッチアドレスを用いて命令メ
モリ３をアクセスする。命令メモリ３はプリフェッチア
ドレスに従って１つの命令群を読み出す。命令バッファ
部１は、読み出された命令群を保持し、その命令群に含
まれる１つの命令を命令解読部２に供給する。

【００２５】１０はプリフェッチカウンタであって、シ
ーケンシャルなプリフェッチアドレスを生成し、対応す
る命令群を命令メモリ３から読み出す読み出し手段とし
て機能する。１２、１３は各々命令群を保持する保持手
段としての命令バッファレジスタ、２０は命令メモリ３
が出力した命令群及び前記命令バッファレジスタ１２、
１３が出力した命令群のうち何れかを選択するマルチプ
レクサ、２１は前記マルチプレクサ２０の出力した命令
群の中から一つの命令を選択するマルチプレクサであっ
て、この両マルチプレクサ２０、２１により、１つの命
令を命令解読部２に供給する命令供給手段を構成する。

【００２６】１１は命令バッファ制御回路であって、前
記両マルチプレクサ２０、２１を制御し、無効化手段及
び命令制御手段として機能する。

【００２７】３０は命令解読部２が命令解読しようとす
る命令を保持する命令レジスタ、３１は命令を解読し、
条件選択信号２１１を生成すると共に、条件成立信号２
１０を受けた分岐条件の成立時には無効化命令数（命令
無効化信号）２００を生成する命令解読回路であって、
前記命令レジスタ３０と命令解読回路３１とにより、命
令解読手段を構成する。

【００２８】３２はプロセッサの演算結果をフラグとし
て保持するフラグレジスタ、３３は命令解読回路３１の
条件選択信号２１１とフラグレジスタ３２のフラグとか
ら、分岐条件が成立するか否かを判定する条件成立判定
回路であって、分岐条件の成立時に条件成立信号２１０
を発生する。３４は、前記条件成立信号２１０を受けた
とき命令解読回路３１の無効化命令数２００を選択し、
受けないとき値“１”（次命令選択信号）を選択し、そ
の選択結果２０１を出力するマルチプレクサである。前
記フラグレジスタ３２、条件成立判定回路３３及びマル
チプレクサ３４により、選択手段を構成する。

【００２９】３５は命令レジスタ３０に格納されている
命令のアドレスを格納するプログラムカウンタ、３６は
プログラムカウンタ３５の値とマルチプレクサ３４が出
力する選択結果２０１とを加算して次の命令のアドレス
を算出する加算器であって、この算出した次の命令のア
ドレス２０３を前記プログラムカウンタ３５とプリフェ
ッチカウンタ１０のマルチプレクサ２２とに出力する。

【００３０】１００は命令バッファ部１のマルチプレク
サ２１の出力、命令レジスタ３０が次のサイクルに保持
する命令である。１０１は命令メモリ３が出力した命令
群、１０２はプリフェッチアドレスであって、命令メモ
リ３に対してアドレス入力される。１１０はプリフェッ
チカウンタ１０に対する更新要求信号である。この更新
要求信号１１０が“１”になると、プリフェッチカウン
タ１０は現在のプリフェッチアドレスに“４”を加えて
次のプリフェッチアドレスを算出し、このアドレスを命
令メモリ３に出力する。

【００３１】１１１は命令バッファレジスタ１２に対す
る更新要求信号、１１２は命令バッファレジスタ１３に
対する更新要求信号である。更新要求信号１１１が
“１”になると、命令バッファレジスタ１２は命令メモ
リ３の出力１０１の命令群を保持する。同様に、更新要
求信号１１２が“１”になると、命令バッファレジスタ
１３は命令メモリ３の出力１０１の命令群を保持する。
条件成立信号２１０は、分岐条件が成立すると、“１”
になる。条件選択信号２１１は、フラグレジスタ３２の
フラグが、「“１”のとき条件成立」、「“０”のとき
条件成立」、「常に条件成立しない」の何れかを選択す
るための信号である。

【００３２】前記命令バッファ部１の動作は、図４に模
式的に示すように、ＦＩＦＯ(First In First Out)の動
作である。命令バッファに命令ａ、ｂ〜ｋ、ｌが順に格
納されている場合に、最初の命令ａの出力中に命令解読
回路３１の無効化命令数２００をマルチプレクサ３４を
経て受けた際には、次のように動作する。即ち、無効化
命令数２００が“０”〜“７”の値を取る場合に、
“０”のとき命令ａを、“１”のとき命令ｂを出力する
ように動作し、以下、無効化命令数２００の値が“１”
増える毎に次に位置する命令が出力され、無効化命令数
２００の値が“７”のとき命令ｈを出力する。従って、
無効化命令数２００の値だけ命令が無効化され、無効化
された命令は命令バッファから消失する。

【００３３】命令バッファ制御回路１１は、図５に示す
ように、２個のマルチプレクサ２０、２１に各々制御信
号３００、３０１を出力する。前記制御信号３００は
“０”、“１”、“０”の３つの値を取り、制御信号３
０１は“０”、“１”、“２”、“３”の４つの値を取
る。マルチプレクサ２０は、制御信号３００が“０”の
とき命令バッファレジスタ１２の出力１０２を、“１”
のとき命令バッファレジスタ１３の出力１０３を、
“２”のとき命令メモリ３の出力１０１を各々選択し、
その選択した１つの命令群を出力信号１０４とする。マ
ルチプレクサ２１は、制御信号３０１が“０”のとき前
記出力信号（１つの命令群）１０４のうち最初に位置す
る命令１０４ａを、“１”のとき第２番目の命令１０４
ｂを、“２”のとき第３番目の命令１０４ｃを、“３”
のとき第４番目の命令１０４ｄを各々選択して、出力信
号１００とする。

【００３４】前記命令バッファ制御回路１１は、前記２
種の制御信号３００、３０１を次のように生成する。即
ち、内部に制御回路３０２と、状態把握回路３０３とを
有し、状態把握回路３０３は、２個の命令バッファレジ
スタ１２、１３に格納されている命令群の前後関係の状
態ｓｔａｔｅと、命令解読部２に出力されている命令が
命令群の中で何番目に位置する命令であるかを示す状態
ＰＣ［１：０］とを把握する。命令バッファレジスタ１
２に格納された命令が命令バッファレジスタ１３に格納
された命令に先行するとき、状態ｓｔａｔｅは“０”
に、後行するとき状態ｓｔａｔｅは“１”に設定され
る。また、命令解読部２に出力されている命令のアドレ
スの下位２ビットが“０”（１つの命令群の中で第１番
目に位置する命令）のとき、ＰＣ［１：０］＝０に、下
位２ビットが“１”のときＰＣ［１：０］＝１に、下位
２ビットが“２”のときＰＣ［１：０］＝２に、下位２
ビットが“３”のときＰＣ［１：０］＝３に各々設定さ
れる。また、前記制御回路３０２は、状態把握回路３０
３から状態ｓｔａｔｅ、及びＰＣ［１：０］を受けると
共に、マルチプレクサ３４からの選択結果２０１を受
け、これ等３者の値に応じて図８及び図９に示すように
動作する。状態把握回路３０３は把握手段及び他の把握
手段として機能する。

【００３５】図２は説明のためのプログラム例である。
同図において、ｓｋｉｐ命令はｓｋｉｐ．ｎｅ命令か、
ｓｋｉｐ．ｅｑ命令の何れかの形態を取り、フラグレジ
スタ３２のフラグを参照する。同図のプログラムでは、
ｓｋｉｐ命令よりも前の命令ｉｎｓｔ０がフラグレジス
タ３２のフラグを変化させる。例えば、命令ｉｎｓｔ０
は、ｃｍｐ ｒ１，ｒ２であって、レジスタｒ１と他の
レジスタｒ２との両値が等しい時、フラグレジスタ３２
のフラグを“１”にし、等しくない時、“０”にする。
以下の説明では、フラグレジスタ３２のフラグは、最初
に“１”にセットされており、プログラムで変更されな
いとする。従って、ｓｋｉｐ．ｎｅ命令は条件が不成立
になり、ｓｋｉｐ．ｅｑ命令は条件が成立になる。ｉｎ
ｓｔ０〜ｉｎｓｔ１１命令は、フラグレジスタ３２のフ
ラグを変更することも、参照することもない命令であ
る。ｉｆ０、ｔｈｅｎ０、ｅｌｓｅ０はラベルであり、
同図のプログラムの実行には関与しないが、ｉｆ−ｔｈ
ｅｎ−ｅｌｓｅのプログラム構造を表している。尚、Ｉ
０〜Ｉ１１は各命令に対応した別名であり、動作を示す
図３で使用される。図３は動作説明のためのタイムチャ
ートであり、図２のプログラムを実行した場合の動作を
示す。

【００３６】以下、図３の各サイクルＣ０〜Ｃ６別に、
その動作を説明する。

【００３７】（Ｃ０サイクル）命令バッファレジスタ１
２には命令Ｉ０〜Ｉ３が、命令バッファレジスタ１３に
は命令Ｉ４〜Ｉ７が既に格納されているものとする。こ
の時、プリフェッチカウンタ１０はプリフェッチアドレ
スとして“８”を出力しており、命令メモリ３からは、
これに対応した命令群Ｉ８〜Ｉ１１が読み出されてい
る。命令バッファ制御回路１１は、新たに読み出した命
令群Ｉ８〜Ｉ１１を格納することができないので、更新
要求信号１１０、１１１、１１２を“０”にしている。
また、命令バッファ制御回路１１は、最初に実行すべき
命令Ｉ０が、命令バッファレジスタ１２に格納されてい
る命令群Ｉ０〜Ｉ３に含まれているので、マルチプレク
サ２０に対して命令バッファレジスタ１２の出力を選択
し出力するように制御信号３００を出力する。同様に、
命令バッファ制御回路１１は、最初に実行すべき命令Ｉ
０が命令バッファ部出力１００として出力されるよう
に、マルチプレクサ２１に制御信号３０１を出力する。

【００３８】（Ｃ１サイクル）Ｃ０サイクルで更新要求
信号１１０が“０”だったので、プリフェッチカウンタ
１０は更新されず、プリフェッチアドレス１０２は
“８”のままである。従って、命令メモリ３も命令群Ｉ
８〜Ｉ１１を読み出したままである。命令バッファレジ
スタ１２、１３は各々更新要求信号１１１、１１２がＣ
０サイクルで“０”だったので、更新されない。命令レ
ジスタ３０は、Ｃ０サイクルでの命令バッファ部１の出
力１００である命令Ｉ０を保持する。

【００３９】前記命令レジスタ３０で保持された命令Ｉ
０、即ち、ｉｎｓｔ０命令は命令解読回路３１で解読さ
れ、条件選択信号２１１が生成される。命令Ｉ０は条件
を参照せず、条件選択信号２１１は「常に条件成立しな
い」を出力する。条件成立判定回路３３は条件成立信号
２１０を“０”にし、マルチプレクサ３４は“１”を選
択する。加算器３６は値“１”とプログラムカウンタ３
５の値とを加算し、次のサイクルでプログラムカウンタ
３５に保持される。従って、プログラムカウンタ３５の
値は“１”だけ増加する。マルチプレクサ３４が“１”
を選択したので、命令バッファ制御回路１１はマルチプ
レクサ２１を制御して、命令Ｉ０のアドレスよりも
“１”だけ次の命令Ｉ１を命令バッファ部１の出力１０
０とする。

【００４０】（Ｃ２サイクル）Ｃ１サイクルで更新要求
信号１１０が“０”だったので、プリフェッチカウンタ
１０は更新されず、プリフェッチアドレス１０２は
“８”のままである。従って、命令メモリ３も命令群Ｉ
８〜Ｉ１１を読み出したままである。命令バッファレジ
スタ１２、１３は各々更新要求信号１１１、１１２がＣ
１サイクルで“０”だったので、更新されない。命令レ
ジスタ３０はＣ１サイクルでの命令バッファ部１の出力
１００である命令Ｉ１を保持する。

【００４１】命令レジスタ３０で保持された命令Ｉ１、
即ち、ｓｋｉｐ．ｎｅ命令は命令解読回路３１で解読さ
れ、条件選択信号２１１が生成される。命令Ｉ１はｓｋ
ｉｐ．ｎｅ命令なので、条件によって実行される。この
場合、条件選択信号２１１として「“０”のとき条件成
立」が出力される。フラグレジスタ３２のフラグは
“１”なので、条件は成立せず、条件成立判定回路３３
は条件成立信号２１０を“０”にし、マルチプレクサ３
４は“１”を選択し、出力する。加算器３６は値“１”
とプログラムカウンタ３５の値とを加算し、次のサイク
ルでプログラムカウンタ３５に保持される。従って、プ
ログラムカウンタ３５は“１”だけ増加する。命令バッ
ファ制御回路１１は、マルチプレクサ２１を制御して、
命令Ｉ１のアドレスよりも“１”だけ次に位置する命令
Ｉ２を命令バッファ部出力１００に出力する。

【００４２】（Ｃ３サイクル）Ｃ２サイクルで更新要求
信号１１０が“０”だったので、プリフェッチカウンタ
１０は更新されず、プリフェッチアドレス１０２の
“８”のままである。従って、命令メモリ３も命令群Ｉ
８〜Ｉ１１を読み出したままである。命令バッファレジ
スタ１２、１３は各々更新要求信号１１１、１１２がＣ
２サイクルで“０”だったので、更新されない。命令レ
ジスタ３０は、Ｃ２サイクルでの命令バッファ部１の出
力１００である命令Ｉ２を保持する。

【００４３】前記命令レジスタ３０で保持された命令Ｉ
２、即ち、ｉｎｓｔ２命令は命令解読回路３１で解読さ
れ、条件選択信号２１１が生成される。命令Ｉ２は条件
を参照せず、条件選択信号２１１として「常に条件成立
しない」が出力され、条件成立判定回路３３は条件成立
信号２１０を“０”にし、マルチプレクサ３４は“１”
を選択し、出力する。加算器３６は、値“１”とプログ
ラムカウンタ３５の値とを加算し、この加算値は次のサ
イクルでプログラムカウンタ３５に保持され、プログラ
ムカウンタ３５の値は“１”だけ増加する。命令バッフ
ァ制御回路１１は、マルチプレクサ２１を制御して、命
令Ｉ２のアドレスよりも“１”だけ次の命令Ｉ３を命令
バッファ部出力１００に出力する。一方、命令バッファ
レジスタ１２の中にある命令群Ｉ０〜Ｉ３は、次のサイ
クルで全て無効化されるので、更新要求信号１１０及び
更新要求信号１１１を“１”にする。

【００４４】（Ｃ４サイクル）Ｃ３サイクルで更新要求
信号１１０が“１”だったので、プリフェッチカウンタ
１０が更新され、プリフェッチアドレス１０２は“１
２”となる。従って、命令メモリ３は命令群Ｉ１２〜Ｉ
１５を新たに読み出す。命令バッファレジスタ１２は、
更新要求信号１１１がＣ３サイクルで“１”だったの
で、命令メモリ３の出力１０１の命令群Ｉ８〜Ｉ１１を
保持する。命令バッファレジスタ１３は、更新要求信号
１１２がＣ３サイクルで“０”だったので、更新されな
い。命令レジスタ３０は、Ｃ３サイクルでの命令バッフ
ァ部１の出力１００である命令Ｉ３を保持する。

【００４５】前記命令レジスタ３０で保持された命令Ｉ
３、即ち、命令ｉｎｓｔ３は命令解読回路３１で解読さ
れ、条件選択信号２１１が生成される。命令Ｉ３は条件
を参照せず、条件選択信号２１１として「常に条件成立
しない」が出力され、条件成立判定回路３３は条件成立
信号２１０を“０”にし、マルチプレクサ３４は“１”
を選択し、出力する。加算器３６は値“１”とプログラ
ムカウンタ３５の値とを加算し、この加算値は次のサイ
クルでプログラムカウンタ３５に保持され、プログラム
カウンタ３５の値は“１”だけ増加する。命令バッファ
制御回路１１は、マルチプレクサ２１を制御して、命令
Ｉ３のアドレスよりも“１”だけ次の命令である命令Ｉ
４を命令バッファ部１の出力１００として出力する。命
令バッファレジスタ１２、１３には有効な命令が存在す
るので、更新要求信号１１０、１１１、１１２を“０”
にする。

【００４６】（Ｃ５サイクル）Ｃ４サイクルで更新要求
信号１１０が“０”だったので、プリフェッチカウンタ
１０は更新されず、プリフェッチアドレス１０２は“１
２”のままである。従って、命令メモリ３も命令群Ｉ１
２〜Ｉ１５を読み出したままである。命令バッファレジ
スタ１２、１３は、各々更新要求信号１１１、１１２が
Ｃ４サイクルで“０”だったので、更新されない。命令
レジスタ３０は、Ｃ４サイクルでの命令バッファ部１の
出力１００である命令Ｉ４を保持する。

【００４７】前記命令レジスタ３０で保持された命令Ｉ
４、即ち、ｓｋｉｐ．ｅｑ命令は命令解読回路３１で解
読され、条件選択信号２１１が生成される。命令Ｉ３は
ｓｋｉｐ．ｅｑ命令なので、条件により実行され、条件
選択信号２１１として「“１”のとき条件成立」が出力
される。フラグレジスタ３２のフラグは“１”なので、
分岐条件が成立し、条件成立判定回路３３は条件成立信
号２１０を“１”にする。命令解読回路３１は無効化命
令数２００を生成し、マルチプレクサ３４は無効化命令
数２００を選択して出力する。ここで、無効化命令数２
００は、ｓｋｉｐ．ｅｑ命令のオペランドが“４”なの
で、その内容を“５”として、出力される。これは、命
令Ｉ４の１命令とその後続の４つの命令とが無効化され
ることを意味する。加算器３６は、無効化命令数２００
の値とプログラムカウンタ３５の値とを加算し、この加
算値は次のサイクルでプログラムカウンタ３５に保持さ
れる。この場合、プログラムカウンタ３５の値は“５”
だけ増加することになる。無効化命令数２００が“５”
なので、命令バッファ制御回路１１は、マルチプレクサ
２０及びマルチプレクサ２１を制御して、命令Ｉ４のア
ドレスよりも“５”だけ次の命令である命令Ｉ９を命令
バッファ部出力１００に出力する。一方、命令バッファ
レジスタ１３の中にある命令群Ｉ４〜Ｉ７は、次のサイ
クルで全て無効化されるので、更新要求信号１１０及び
更新要求信号１１２を“１”にする。

【００４８】（Ｃ６サイクル）Ｃ５サイクルで更新要求
信号１１０が“１”だったので、プリフェッチカウンタ
１０が更新され、プリフェッチアドレス１０２は“１
６”になる。従って、命令メモリ３からは命令群Ｉ１６
〜Ｉ１９が新たに読み出される。命令バッファレジスタ
１３は、更新要求信号１１２がＣ５サイクルで“１”だ
ったので、命令メモリ出力１０１の命令群Ｉ１２〜Ｉ１
５を保持する。命令バッファレジスタ１２は、更新要求
信号１１１がＣ５サイクルで“０”だったので、更新さ
れない。命令レジスタ３０は、Ｃ５サイクルの命令バッ
ファ部１の出力１００の命令Ｉ９を保持する。

【００４９】前記命令レジスタ３０で保持された命令、
Ｉ９、即ちｉｎｓｔ９命令は命令解読回路３１で解読さ
れ、条件選択信号２１１が生成される。命令Ｉ９は条件
を参照せず、条件選択信号２１１として「常に条件成立
しない」が出力され、条件成立判定回路３３は条件成立
信号２１０を“０”にし、マルチプレクサ３４は“１”
を選択し、出力する。加算器３６は、値“１”とプログ
ラムカウンタ３５の値とを加算し、この加算値は次のサ
イクルでプログラムカウンタ３５に保持され、プログラ
ムカウンタ３５の値は“１”だけ増加する。命令バッフ
ァ制御回路１１は、マルチプレクサ２１を制御して、命
令Ｉ９のアドレスよりも“１”だけ次の命令Ｉ１０を命
令バッファ部出力１００に出力する。命令バッファレジ
スタ１２、１３には有効な命令が存在するので、更新要
求信号１１０、１１１、１１２は“０”にされる。

【００５０】従って、本発明によれば、Ｃ５サイクルで
命令Ｉ４を実行した次のＣ６サイクルでは分岐後の命令
Ｉ９が直ちに実行されており、命令Ｉ５〜Ｉ８は命令バ
ッファ１で無効化され、命令レジスタ３０には現れな
い。よって、命令レジスタ３０の命令が無効化されるサ
イクルがなく、ペナルティが発生することなく短い距離
の前方分岐と同等の機能を有する。

【００５１】また、本発明では、命令バッファレジスタ
１２、１３に格納された命令のうち一部の命令を無効化
する。一方、従来の分岐命令のように、分岐成立時に命
令バッファに格納された命令を全て無効化し、新たに分
岐先の命令を命令メモリから取り出す場合は、命令バッ
ファの容量はさほど大きくできない。しかし、本発明で
は、命令バッファレジスタ１２、１３内の一部の命令の
みを無効化し、無効化されない命令は有効に利用される
ので、命令バッファレジスタ１２、１３の容量を大きく
でき、より長い距離の前方分岐も可能となる。

【００５２】尚、図２のプログラム例に代えて、図６及
び図７に示すプログラムを用いてもよい。図６のプログ
ラムでは、ｂ．ｎｅ ｅｌｓｅの命令で分岐条件が成立
した時、ラベルｅｌｓｅの命令ｉｎｓｔ５に分岐し、ｂ
ｒａ ｎｅｘｔの命令で分岐条件が成立した時、ラベル
ｎｅｘｔの命令ｉｎｓｔ９に分岐する。図７のプログラ
ムにおいて、分岐命令ｓｋｉｐ．ｎｅ ２，４は、分岐
条件が成立した時、以降の２個の命令を無効化して、３
個先の命令から実行を開始し、一方、条件が不成立にな
ると、以降の２個の命令を実行し、３個先から４個（即
ち６個まで）の命令を無効化し、更に７個先の命令から
再実行する命令である。

【００５３】また、本発明の実施の形態では、フラグレ
ジスタ３２を用いて、分岐条件の成立の判定とｓｋｉｐ
命令とを分ける命令形態としたが、ｓｋｉｐ命令自身で
演算を行い、その演算結果で条件判定を行ってもよい。
この場合にはフラグレジスタを廃止できる。

【００５４】更に、本実施の形態では、分岐命令として
２者択一の例を示したが、３者以上の択一であってもよ
く、その場合は、マルチウェイのｓｋｉｐ命令となる。

【００５５】加えて、ｓｋｉｐ命令のオペランドは即値
の例を示しているが、レジスタ等から読み出した値を用
いても良い。

【００５６】更に、本実施の形態では、無効化命令数２
００は命令数を単位としているが、バイトなどの他の単
位であってもよい。

【００５７】また、命令バッファ内の複数の命令のう
ち、無効化命令数２００に等しい個数の命令を無効化し
たが、無効化命令数２００は命令解読回路３１で消費し
た命令の個数と考えても良い。この場合は、仮想的に一
つの命令が複数の命令を消費することになる。従って、
前記実施の形態において、無効化信号を仮想消費化信号
に置換し、無効化手段を消費化手段に置換すればよい。

【００５８】

【発明の効果】以上説明したように、請求項１ないし請
求項１１記載の発明によれば、前方条件付き分岐の場合
は、命令バッファの中で一部の命令を無効化又は仮想的
に消費したので、従来のように命令バッファから命令解
読部へ供給された命令を無効化する動作を無くして、無
駄なサイクルを無くすことができ、プロセッサの性能向
上を図ることができる。また、分岐予測を行わないの
で、各分岐命令毎の分岐の成立／不成立の履歴を残すメ
モリを不要にでき、大きなハードウェアを必要としな
い。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるプロセッサの命令
バッファ部及び命令解読部のブロック構成を示す図であ
る。

【図２】本実施の形態のプロセッサの動作を説明するた
めに用いたプログラムの一例を示す図である。

【図３】本実施の形態のプロセッサの動作タイミングを
示す図である。

【図４】本実施の形態のプロセッサの命令バッファ部の
動作を模式的に説明した図である。

【図５】本実施の形態のプロセッサの命令バッファ制御
回路の内部構成の概略を示す図である。

【図６】本実施の形態のプロセッサの動作を説明するた
めに用いたプログラムの他の例を示す図である。

【図７】本実施の形態のプロセッサの動作を説明するた
めに用いたプログラムの更に他の例を示す図である。

【図８】本実施の形態のプロセッサの命令バッファ制御
回路が出力する制御信号の生成の説明のための図であ
る。

【図９】本実施の形態のプロセッサの命令バッファ制御
回路が出力する制御信号の生成の説明のための図であ
る。

【符号の説明】

１ 命令バッファ部 ２ 命令解読部 ３ 命令メモリ １０ プリフェッチカウンタ １１ 命令バッファ制御回路 １２、１３ 命令バッファレジスタ ２０、２１、２２、３４ マルチプレクサ ３０ 命令レジスタ ３１ 命令解読回路 ３２ フラグレジスタ ３３ 条件成立判定回路 ３５ プログラムカウンタ ３６ 加算器 １０２ プリフェッチアドレス １１０、１１１、１１２ 更新要求信号 ２００ 無効化命令数 ２１０ 条件成立信号 ２１１ 条件選択信号

Claims (11)

【特許請求の範囲】
1. 【請求項１】 命令メモリから複数の命令を読み出す読
   み出し手段と、 前記読み出された複数の命令を保持する保持手段と、 前記保持手段に保持された複数の命令のうち１つを選択
   して供給する命令供給手段と、 前記選択された命令を解読し、分岐条件の成立時に命令
   無効化信号を出力する命令解読手段と、 前記命令無効化信号に基いて前記保持手段に保持された
   複数の命令のうち一部の命令を無効化し、前記命令供給
   手段の対象としない無効化手段とを備えたことを特徴と
   するプロセッサ。
2. 【請求項２】 命令無効化信号は無効化すべき命令数を
   指示する信号であり、 無効化手段は、 分岐命令の後に続く前記無効化命令数の命令を無効化す
   ることを特徴とする請求項１記載のプロセッサ。
3. 【請求項３】 プロセッサはパイプライン動作し、 無効化手段は、 命令解読手段が命令無効化信号を出力したサイクルと同
   一サイクル内で、分岐命令の後に続く無効化命令数の命
   令を無効化し、 命令供給手段は、 前記同一サイクル内で、無効化された最後の命令の次に
   位置する命令を選択して供給することを特徴とする請求
   項２記載のプロセッサ。
4. 【請求項４】 命令供給手段を制御する命令制御回路
   と、 分岐条件の成立時には命令無効化信号を選択して無効化
   手段に出力し、分岐条件の非成立時には次命令選択信号
   を選択して前記命令制御回路に出力する選択手段とを備
   えたことを特徴とする請求項１又は請求項３記載のプロ
   セッサ。
5. 【請求項５】 命令供給手段は、 読み出し手段から新たに読み出した命令、及び保持手段
   に保持した命令のうち１つの命令を選択して、命令解読
   手段に供給することを特徴とする請求項１記載のプロセ
   ッサ。
6. 【請求項６】 無効化手段は、 命令供給手段が命令解読部に供給している分岐命令の保
   持手段内でのアドレスを把握する把握手段を備え、 前記分岐命令のアドレスに基いて、分岐命令の後に続く
   無効化命令数の命令を無効化することを特徴とする請求
   項２記載のプロセッサ。
7. 【請求項７】 保持手段は複数の命令バッファレジスタ
   を備え、 無効化手段は、 前記複数の命令バッファレジスタ間の命令の解読順序の
   先後を把握する他の把握手段を備え、 前記複数の命令バッファレジスタ間の命令の解読順序の
   先後の情報に基いて、分岐命令の後に続く無効化命令数
   の命令を無効化することを特徴とする請求項６記載のプ
   ロセッサ。
8. 【請求項８】 命令解読手段は、受けた命令を解読して
   分岐の条件選択信号を出力し、 一方、分岐条件をフラグとして格納するフラグレジスタ
   と、 前記条件選択信号と前記フラグとを比較して条件の成立
   の有無を判定する条件成立判定回路とを備えたことを特
   徴とする請求項１記載のプロセッサ。
9. 【請求項９】 命令解読手段は、受けた命令を解読し
   て、分岐条件の成立の有無を判定することを特徴とする
   請求項１記載のプロセッサ。
10. 【請求項１０】 命令メモリから複数の命令を読み出す
    読み出し手段と、 前記読み出された複数の命令を保持する保持手段と、 前記保持手段に保持された複数の命令のうち１つを選択
    して供給する命令供給手段と、 前記選択された命令を解読し、分岐条件の成立時に仮想
    消費化信号を出力する命令解読手段と、 前記仮想消費化信号に基いて前記保持手段に保持された
    複数の命令のうち一部の命令を仮想的に消費化し、前記
    命令供給手段の対象としない消費化手段とを備えたこと
    を特徴とするプロセッサ。
11. 【請求項１１】 仮想消費化信号は、仮想的に消費した
    命令数を指示する信号であり、 消費化手段は、 分岐命令の後に続く前記仮想消費命令数の命令を仮想的
    に消費することを特徴とする請求項１０記載のプロセッ
    サ。