JPH09190348A - 命令プリフェッチバッファ制御方法、命令プリフェッチバッファ制御装置、及び命令プリフェッチバッファフラッシュ方法 - Google Patents

Abstract

(57)【要約】 【課題】 マルチスレッドプロセッサにおいて、通常命
令の逐次実行を高速化し、マルチスレッド全体の動作効
率を向上させること。 【解決手段】 ＩＰＢ制御部１０１は、ＰＣ生成部１２
５のＰＣ値１２６と、ＤＥＣ部１１４の分岐条件信号１
２７と、分岐成立判定部１１６から出力される分岐成立
信号１１７と、ＰＬ制御部１２４から出力される命令発
行信号１０２と、ＩＦ部１０６から出力される分岐先検
出信号１２３及びＩＦデータ有効信号１０７とを入力
し、ＩＰＢ有効信号１２０、ＩＰＢ更新信号１０８、Ｎ
ＲＰ信号１２２、カレント・リード・ポインタ( ＣＲ
Ｐ) 信号１０３を出力する。遅延命令検出部１１５は分
岐成立信号１１７、ＩＰＢ有効信号１２０、ＮＲＰ信号
１２２を入力し、遅延命令がＮＲＰの示すＩＢ１０５に
存在するかどうかを判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチスレッドプ
ロセッサにおける命令プリフェッチバッファ制御方法、
この方法を実現する命令プリフェッチバッファ制御装
置、及びこの装置を用いた命令プリフェッチバッファフ
ラッシュ方法に関するものである。

【０００２】

【従来の技術】近年、マイクロプロセッサなどの情報処
理装置では、性能向上のために通常命令の逐次実行を高
速化するため、命令プリフェッチバッファを使用してい
る。ここで従来の命令プリフェッチバッファ制御装置の
一例について説明する。

【０００３】例えばＡＭＤ社のＲＩＳＣプロセッサであ
るＡｍ２９０００では、４命令分のバッファを用意し、
ＦＩＦＯバッファとして動作させている。このプロセッ
サはバッファに空きがあると、その命令が必要となる４
サイクル前に１個の命令のフェッチを開始し、命令アク
セスを１つに制限することでプリフェッチの制御回路を
簡単にしている。

【０００４】また例えばＤＥＣ社のＶＡＸ−１１／７８
０では、８バイト( １命令４バイト) のバッファを用意
し、上記と同じくＦＩＦＯバッファとして動作させてい
る。ここでは、バイト単位のプリフェッチが可能で、１
バイトでも空きがあると４バイトのアクセスを行ない、
目的箇所のバイトを更新する。

【０００５】また性能向上のため、分岐ペナルティを低
減させる動的分岐予測という手法がある。これは次アド
レスを予測し、かつ、命令デコードを完了する前にその
予測アドレスを次命令フェッチに使用するもので、分岐
先バッファを用いて実現する。

【０００６】

【発明が解決しようとする課題】しかしながら前記のよ
うな方式では、マルチスレッドの環境においては命令キ
ャッシュを共有しているため、各スレッドが順番に命令
キャッシュにアクセスする場合、あるスレッドが命令を
プリフェッチしても、次のプリフェッチは他のスレッド
のプリフェッチが終了するまで待たされてしまい、その
間にプリフェッチした命令が実行され、スレッドが止ま
るという問題点があった。

【０００７】またマルチスレッドで動的分岐予測を用い
た場合、あるスレッドで動的分岐予測で予測ミスが発生
すると、正しい命令の再フェッチを行なうため、他のす
べてのスレッドがその再フェッチ分だけ動作が遅らされ
てしまうことになり、マルチスレッド全体の動作効率が
低下するという問題点もあった。

【０００８】本発明は、このような従来の問題点に鑑み
てなされたものであって、マルチスレッドプロセッサに
おいて、通常命令の逐次実行を高速化し、マルチスレッ
ド全体の動作効率を向上させると共に、小規模のハード
ウェアで遅延分岐制御を行なうことのできる命令プリフ
ェッチバッファ制御方法と、この方法を実現する命令プ
リフェッチバッファ制御装置を提供することを目的とす
る。またこの命令プリフェッチバッファ制御装置におい
て、新たに回路を増加しなくて済む命令プリフェッチバ
ッファフラッシュ方式を実現することを目的とする。

【０００９】

【課題を解決するための手段】このような課題を解決す
るため、本願の請求項１記載の発明は、少なくとも１つ
以上の命令バッファを持つ複数の命令プリフェッチバッ
ファを有し、そのうちの一つを読み出し対象とし、それ
以外の命令プリフェッチバッファに読み出し対象の命令
プリフェッチバッファに続く通常プリフェッチを行うマ
ルチスレッドプロセッサの命令プリフェッチ方式におい
て、読み出し対象の命令プリフェッチバッファにおいて
最後の命令バッファに分岐が成立する命令があることが
判明した場合、次の読み出し対象の命令プリフェッチバ
ッファを現在の読み出し対象の命令プリフェッチバッフ
ァに続く通常プリフェッチ対象の命令プリフェッチバッ
ファとし、読み出し対象の命令プリフェッチバッファに
おいて最後ではない命令バッファに分岐が成立する命令
があることが判明した場合、次の読み出し対象の命令プ
リフェッチバッファを現在のままとし、次の読み出し対
象の命令プリフェッチバッファに有効なデータが確認さ
れてから、次の読み出し対象以外の命令プリフェッチバ
ッファに分岐先のプリフェッチを行い、次の命令が消費
され且つ分岐先のプリフェッチが終了すると次の読み出
し対象を分岐先の命令プリフェッチバッファに移すこと
を特徴とするものである。

【００１０】また、本願の請求項２記載の発明は、命令
発行信号が入力されると、命令のプログラムカウント値
に示されるアドレスから、命令をフェッチした結果であ
る命令フェッチデータと前記命令フェッチデータが有効
であるかを示すフェッチデータ有効信号を出力すると共
に、分岐成立信号が与えられた場合は、前記命令フェッ
チデータが分岐先のデータであることを示す分岐先検出
信号を出力する命令フェッチ部と、１ワード命令を解読
した結果である命令解読結果、及び１ワード命令が条件
分岐命令の場合はその分岐条件である分岐条件信号を出
力するデコーダ部と、前記デコーダ部の分岐条件信号と
コンディションコード信号とを入力し、分岐が成立して
いるか否かを判断し、その結果を表す分岐成立信号を出
力する分岐成立判定部と、目的の演算ユニットが使用可
能か否かを判断し、使用可能であれば演算ユニットに処
理を実行させ、更に命令発行信号を出力するパイプライ
ン制御部と、前記パイプライン制御部からの命令発行信
号が入力されれば、分岐先のプログラムカウント値を計
算すると共に、命令発行信号が入力されたときに前記分
岐成立判定部から分岐成立信号が入力されなければ、プ
ログラムカウント値をインクリメントして出力するプロ
グラムカウンタ生成部と、を具備するマルチスレッドプ
ロセッサに用いられ、少なくとも１つ以上の命令バッフ
ァを持つ複数の命令プリフェッチバッファを有し、前記
命令プリフェッチバッファと前記命令バッファの読み出
し順序を制御する命令プリフェッチバッファ制御装置で
あって、前記パイプライン制御部から出力される命令発
行信号が入力されると、前記プログラムカウンタ生成部
から出力されるプログラムカウント値、前記分岐成立判
定部から出力される分岐成立信号、前記命令フェッチ部
から出力される分岐先検出信号、命令フェッチデータ有
効信号から、命令プリフェッチバッファ有効信号、命令
プリフェッチバッファ更新信号、次に読み出す命令バッ
ファを示すネクスト・リード・ポインタ信号、現在読み
出す命令バッファを示すカレント・リード・ポインタ信
号を生成する命令プリフェッチバッファ制御部と、前記
分岐成立信号と、前記命令プリフェッチバッファ有効信
号、前記ネクスト・リード・ポインタ信号を入力し、遅
延命令が前記ネクスト・リード・ポインタの示す命令バ
ッファに存在するか否かを判定する遅延命令検出部と、
２つの命令プリフェッチバッファを有し、前記命令フェ
ッチ部から出力される命令フェッチデータ、及び前記命
令プリフェッチバッファ制御部から出力される命令プリ
フェッチバッファ更新信号を入力し、前記命令プリフェ
ッチバッファ更新信号に基づき前記命令フェッチデータ
を格納する命令プリフェッチバッファ格納部と、前記カ
レント・リード・ポインタ信号、及び前記命令プリフェ
ッチバッファ格納部から出力される命令プリフェッチバ
ッファデータを入力し、１ワード命令を出力する命令出
力部と、前記遅延命令検出部から出力される遅延命令検
出信号と、前記デコーダ部から出力される命令解読結果
を入力し、遅延命令が検出されていない場合は前記命令
解読結果をキャンセルし、検出された場合は前記命令解
読結果を前記パイプライン制御部に出力するキャンセル
部と、を設けたことを特徴とするものである。

【００１１】また、本願の請求項３記載の発明は、前記
命令プリフェッチバッファ格納部は、少なくともスレッ
ド個数分の命令バッファを格納する命令プリフェッチバ
ッファを持つことを特徴とするものである。

【００１２】このような構成によれば、プリフェッチ対
象のデータが命令キャッシュに存在し、かつ１サイクル
で少なくとスレッドの個数分の命令をフェッチできる場
合にあるスレッドがプリフェッチ中でも残りのスレッド
はプリフェッチバッファ中の命令を実行しており、また
プリフェッチを行っているスレッドでも別のプリフェッ
チバッファの命令を実行しているため、あるスレッドで
分岐成立命令が実行されない限り各スレッドとも命令が
途切れることなく実行される。従来の方式で各スレッド
が順番に命令キャッシュにアクセスした場合、あるスレ
ッドが命令をプリフェッチしても、次のプリフェッチは
他のスレッドのプリフェッチが終了するまで待たされて
しまい、その間にプリフェッチした命令が実行され、ス
レッドが止まるという問題点が解決されていることがわ
かる。

【００１３】本願の命令プリフェッチバッファ制御装置
を具備するマルチスレッドプロセッサは、シングルスレ
ッドで動作させる場合の性能向上も考慮し、遅延分岐方
式を採用している。そこで本願の命令プリフェッチバッ
ファ制御方式では、遅延分岐命令が格納されている命令
プリフェッチバッファをその命令消費以前に書きつぶさ
ない制御を行うことで遅延分岐方式を実現している。こ
れにより遅延分岐方式を採用をしている他のプロセッサ
等のオブジェクトコードとの互換性が持てる。

【００１４】また、本願の請求項４記載の発明は、少な
くとも１つ以上の命令バッファを持つ複数の命令プリフ
ェッチバッファを有し、そのうちの一つを読み出し対象
とし、それ以外の命令プリフェッチバッファに読み出し
対象の命令プリフェッチバッファに続く通常プリフェッ
チを行うマルチスレッドプロセッサの命令プリフェッチ
方式において、読み出し対象の命令プリフェッチバッフ
ァにおいて最後の命令バッファに分岐命令があることが
判明した場合、次の読み出し対象の命令プリフェッチバ
ッファを現在の読み出し対象の命令プリフェッチバッフ
ァに続く通常プリフェッチ対象の命令プリフェッチバッ
ファとし、次の読み出し対象以外の命令プリフェッチバ
ッファに分岐先のプリフェッチを行い、また、読み出し
対象の命令プリフェッチバッファにおいて最後ではない
命令バッファに分岐命令があることが判明した場合、現
在の読み出し対象の命令プリフェッチバッファ、現在の
読み出し対象の命令プリフェッチバッファに続く通常プ
リフェッチ対象の命令プリフェッチバッファ以外の命令
プリフェッチバッファに分岐先プリフェッチを行い、分
岐成立判定と分岐先プリフェッチが終了し、分岐成立の
場合、読み出し対象を分岐先の命令プリフェッチバッフ
ァに移し、分岐不成立の場合は、通常プリフェッチ対象
の命令プリフェッチバッファに移すことを特徴とするも
のである。

【００１５】また、本願の請求項５記載の発明は、命令
発行信号が入力されると、プログラムカウント値に示さ
れるアドレスから、命令をフェッチした結果である命令
フェッチデータと命令フェッチデータ有効信号を出力す
ると共に、選択部出力から分岐命令を検出もしくは分岐
成立を検出した場合は、分岐先検出信号を出力する命令
フェッチ部と、１ワード命令を解読した結果である命令
解読結果、及び１ワード命令が条件分岐命令の場合は分
岐命令検出信号とその分岐条件である分岐条件信号とを
出力するデコーダ部と、前記デコーダ部の分岐条件信号
とコンディションコード信号とを入力し、分岐が成立し
ているか否かを判断し、その結果を表す分岐成立信号を
出力する分岐成立判定部と、目的の演算ユニットが使用
可能か否かを判断し、使用可能であれば演算ユニットに
処理を実行させ、更に命令発行信号を出力するパイプラ
イン制御部と、前記パイプライン制御部からの命令発行
信号が入力されれば、分岐先のプログラムカウント値を
計算すると共に、命令発行信号が入力されたときに選択
部出力から分岐命令もしくは分岐成立が検出されなけれ
ば、プログラムカウント値をインクリメントして出力す
るプログラムカウンタ生成部と、を具備するマルチスレ
ッドプロセッサに用いられ、少なくとも１つ以上の命令
バッファを持つ複数の命令プリフェッチバッファを有
し、前記命令プリフェッチバッファと前記命令バッフア
の読み出し順序を制御する命令プリフェッチバッファ制
御装置であって、各スレッドの実行状態を示す実行状態
レジスタの信号を入力し、先行して分岐先のプリフェッ
チを行うか否かの判定結果である先行分岐信号を出力す
る先行分岐判定部と、前記先行分岐判定部の先行分岐信
号、前記デコーダ部の分岐命令検出信号、前記分岐成立
判定部の分岐成立信号を入力し、先行分岐を実行する場
合は前記分岐命令検出信号を選択し、先行分岐を実行し
ない場合は前記分岐成立信号を選択する選択部と、前記
パイプライン制御部から出力される命令発行信号が入力
されると、前記プログラムカウンタ生成部から出力され
るプログラムカウント値、前記デコーダ部から出力され
る分岐命令検出信号、前記分岐成立判定部から出力され
る分岐成立信号、前記命令フェッチ部から出力される分
岐先検出信号、命令フェッチデータ有効信号、前記先行
分岐判定部の先行分岐信号から、命令プリフェッチバッ
ファ有効信号、命令プリフェッチバッファ更新信号、ネ
クスト・リード・ポインタ信号、カレント・リード・ポ
インタ信号を生成する命令プリフェッチバッファ制御部
と、前記選択部の選択結果、前記命令プリフェッチバッ
ファ有効信号、前記ネクスト・リード・ポインタ信号を
入力し、遅延命令が前記ネクスト・リード・ポインタの
示す命令バッファに存在するか否かを判定する遅延命令
検出部と、３つの命令プリフェッチバッファを有し、前
記命令フェッチ部から出力される命令フェッチデータ、
及び前記命令プリフェッチバッファ制御部から出力され
る命令プリフェッチバッファ更新信号を入力し、前記命
令プリフェッチバッファ更新信号に基づき前記命令フェ
ッチデータを格納する命令プリフェッチバッファ格納部
と、前記カレント・リード・ポインタ信号、及び前記命
令プリフェッチバッファ格納部から出力される命令プリ
フェッチバッファデータを入力し、１ワード命令を出力
する命令出力部と、前記遅延命令検出部から出力される
遅延命令検出信号と、前記デコーダ部から出力される命
令解読結果を入力し、遅延命令が検出されていない場合
は前記命令解読結果をキャンセルし、検出された場合は
前記命令解読結果を前記パイプライン制御部に出力する
キャンセル部と、を設けたことを特徴とするものであ
る。

【００１６】また、本願の請求項６記載の発明では、前
記先行分岐判定部は、各スレッドの優先順位を示す優先
順位レジスタの値を入力とし、先行して分岐先のプリフ
ェッチを行なうか否かの判定を行うことを特徴とするも
のである。

【００１７】このような構成によれば、分岐命令を検出
した場合に通常のプリフェッチがすでに実行されている
場合が存在することを考慮し、動的分岐予測に代わり
に、さらに分岐先をプリフェッチしにいって、分岐成立
／不成立の結果を基に、通常プリフェッチのデータか、
もしくは分岐先のデータかのどちらかを選択する。以降
この方法を先行分岐と呼ぶ。この方法を用いて複数のス
レッドを動作させると、分岐命令が発生した場合、２個
のプリフェッチが生じるため、追加１個のプリフェッチ
分、他のすべてのスレッドのプリフェッチが遅らされ、
それが相互に影響を及ぼし、マルチスレッドの全体の動
作効率は低下する。しかし、マルチスレッドプロセッサ
がシングルスレッドで動作する場合は有用であるし、ま
た、優先順位の高いスレッドが存在すると、そのスレッ
ドが命令フェッチ部を占有する割合が高くなるため有用
である。よって、マルチスレッドプロセッサがマルチス
レッドで動作する場合は、先行分岐を行なわず、シング
ルスレッドで動作する場合では、先行分岐を行うように
制御を切り換えることで、プロセッサの動作効率の向上
を図る。

【００１８】また、本願の請求項７記載の発明は、命令
キャッシュフラッシュ命令に、次の命令に分岐する動作
を付加することで、前記命令プリフェッチバッファに残
っている命令キャッシュのデータも併せてフラッシュさ
せることを特徴とするものである。

【００１９】このような方法によれば、前述した命令プ
リフェッチバッファ制御装置に新たに回路を追加せず
に、命令プリフェッチバッファのフラッシュを行うこと
ができる。即ち、命令キャッシュフラッシュ命令に、命
令キャッシュのフラッシュ終了後、次の命令に分岐する
という機能を付加する。これにより、以前の命令キャッ
シュのデータが格納されていた命令プリフェッチバッフ
ァが更新される。

【００２０】

【発明の実施の形態】

（実施の形態１）以下本発明の第１実施形態における命
令プリフェッチバッファ制御装置ついて、図１を参照し
ながら説明する。図１は第１実施形態の命令プリフェッ
チバッファ制御装置の構成を示すブロック図である。

【００２１】本図において命令プリフェッチバッファ
（ＩＰＢ）制御部１０１は、命令発行信号１０２、命令
フェッチ（ＩＦ）データ有効信号１０７、分岐成立信号
１１７、分岐先検出信号１２３、プログラムカウンタ
（ＰＣ）値１２６を入力し、カレント・リード・ポイン
タ（ＣＲＰ）信号１０３、ＩＰＢ更新信号１０８、ＩＰ
Ｂ有効信号１２１、ネクスト・リード・ポインタ（ＮＲ
Ｐ）信号１２２を生成する回路である。

【００２２】ここでＩＰＢ有効信号１２１とは、ＩＰＢ
が有効であることを示す信号である。ＩＰＢ更新信号１
０８とは、ＩＰＢの更新要求を示す信号である。ＮＲＰ
信号１２２とは、次に読み出す命令バッファ（ＩＢ）を
示す信号である。ＣＲＰ信号１０３とは、現在読み出す
ＩＢを示す信号である。

【００２３】ＩＦ部１０６は、ＰＣ値１２６、分岐成立
信号１１７、命令発行信号１０２を入力し、ＰＣ値１２
６に示されるアドレスから、命令をフェッチした結果で
あるＩＦデータ１１０と、ＩＦデータ１１０が有効であ
ることを示すＩＦデータ有効信号１０７と、分岐成立信
号１１７を受け取った場合は、分岐先検出信号１２３も
併せて出力する回路である。

【００２４】遅延命令検出部１１５は、分岐成立信号１
１７、ＩＰＢ有効信号１２１、ＮＲＰ信号１２２を入力
し、遅延命令検出信号１１８を出力する回路である。遅
延命令検出信号１１８とは、遅延命令がＮＲＰの指し示
すＩＢに存在するか否かを表す信号である。

【００２５】ＩＰＢ格納部１０９は、ＩＰＢ１０４を２
つ持ち、ＩＰＢ更新信号１０８に基づきＩＦ部１０６が
読み出したＩＦデータ１１０を格納する回路である。命
令出力部１１１は、ＩＰＢ格納部１０９に格納されてい
るＩＰＢデータ１１２から、カレント・リード・ポイン
タ（ＣＲＰ）信号１０３で示されるＩＢの１ワード命令
１１３を発生する回路である。

【００２６】デコーダ（ＤＥＣ）部１１４は、１ワード
命令１１３を解読し、その結果である命令解読結果１２
０と、１ワード命令１１３が条件分岐命令の場合は、そ
の分岐条件である分岐条件信号１２７を出力する回路で
ある。キャンセル部１１９は、遅延命令検出信号１１８
と命令解読結果１２０とを入力し、遅延命令が検出され
ていない場合は命令解読結果１２０をキャンセルし、検
出された場合は命令解読結果をパイプライン（ＰＬ）制
御部１２４に出力する回路である。

【００２７】分岐成立判定部１１６は、分岐条件信号１
２７とコンディションコード（ＣＣ）信号１２８とを入
力し、分岐が成立しているかを判断し、その結果を表す
分岐成立信号１１７を出力する回路である。ＰＬ制御部
１２４は、キャンセル部１１９の出力信号から目的の演
算ユニット使用可能か否かを判断し、使用可能であれば
演算ユニットに処理を実行させ、更に命令発行信号１０
２を出力する回路である。

【００２８】ＰＣ生成部１２５は、命令発行信号１０２
が入力されれば、分岐先のＰＣ値１２６を計算すると共
に、命令発行信号１０２が入力されたときに分岐成立信
号１１７が入力されなければ、ＰＣ値１２６をインクリ
メントして出力する回路である。

【００２９】このように構成された第１実施形態の命令
プリフェッチバッファ制御装置の動作について、図３〜
図６を参照しつつ説明する。図３はＩＰＢ格納部１０９
のＩＰＢが少なくともスレッド個数分のＩＢをもってい
る場合における全スレッドのプリフェッチの動作を示す
説明図である。図１のＩＰＢ格納部１０９には、２つの
ＩＰＢ１０４が設けられ、それぞれのＩＰＢ１０４には
４つの命令バッファ（ＩＢ）１０５があるものとする。
また図３はスレッド数が４であり、プリフェッチ対象の
データが命令キャッシュに全て存在し、かつ１サイクル
で４命令分フェッチする分岐が発生しない通常プリフェ
ッチ動作を表している。各スレッドの２つのＩＰＢ１０
４のうち、ＣＲＢ３０１はＩＰＢのリード・ポインタで
ある。また斜線部付近に矢印で示すＣＲＩ３０２はＩＢ
１０５のリード・ポインタである。

【００３０】図３に示す状態では、各スレッドが順番に
命令キャッシュにアクセスする場合を示し、命令は途切
れることなくプリフェッチが実行されていることが判
る。ここで通常プリフェッチ動作の詳細を図１、図３を
用いて新たに説明する。

【００３１】（１）ＩＰＢ制御部１０１において、命令
発行信号１０２が送られると、ＣＲＰ信号１０３がイン
クリメントされる。ＣＲＰ信号１０３は、ＩＰＢ１０４
のリード・ポインタ（ＣＲＢ）３０１と、ＩＢ１０５の
リード・ポインタ（ＣＲＩ）３０２に分けられる。そし
てＣＲＩ３０２は、ＩＰＢ１０４の先頭のＩＢ１０５か
ら最後まで順に移動していき、最後のＩＢ１０５に到達
すると、再び先頭に戻る。

【００３２】ＣＲＩ３０２がＣＲＢ３０１の最後のＩＢ
１０５に到達すると、ＣＲＢ３０１は現在選択されてい
ないＩＰＢ１０４の方に移動する。またＩＦ部１０６か
らＩＦデータ有効信号１０７が送られると、ＣＲＰ１０
３で選択されていないＩＰＢ１０４に対するＩＰＢ更新
信号１０８がＩＰＢ格納部１０９に送られる。

【００３３】（２）ＩＰＢ格納部１０９では、ＩＰＢ更
新信号１０８に従ってＩＦデータ１１０をＩＰＢ１０４
に格納する。

【００３４】（３）命令出力部１１１で、ＣＲＰ１０３
の示すＩＰＢ格納部１０９のＩＰＢデータ１１２から、
ＣＲＰ１０３に従って１ワード命令１１３をＤＥＣ部１
１４に出力する。

【００３５】（４）遅延命令検出部１１５では、分岐成
立判定部１１６から分岐成立信号１１７が送られてこな
いので、遅延命令検出信号１１８を出力しない。

【００３６】（５）キャンセル部１１９において、遅延
命令検出信号１１８が送られてこないので、ＤＥＣ部１
１４から出力される命令解読結果１２０をＰＬ制御部１
２４に出力する。

【００３７】次に分岐成立命令が発生したときの動作に
ついて、図１、図４〜図６を参照しつつ説明する。図４
及び図５は分岐成立した命令がＩＰＢの最後にない場合
の動作を示し、図６は分岐成立した命令がＩＰＢの最後
にある場合の動作を示している。

【００３８】（１）ＩＰＢ制御部１０１において、図４
（３）及び図６（３）に示すように分岐成立信号が送ら
れてくると、ＩＰＢ有効信号１２１を参照し、ＮＲＰ１
２２の示すＩＰＢ１０４が有効になるまでＣＲＰ１０３
の更新をしない。ＮＲＰ１２２はＩＰＢ１０４のポイン
タであり、ＣＲＩ３０２がＣＲＢ３０１の最後のＩＢ１
０５でない場合、図５（４）に示すようにＮＲＰ１２２
はＣＲＢ３０１のままである。またＣＲＩ３０２がＣＲ
Ｂ３０１の最後のＩＢ１０５である場合、図６（４）に
示すようにＮＲＰ１２２は、ＣＲＢ３０１で選択されて
いない方のＩＰＢ１０４に移動する。

【００３９】ＮＲＰ１２２の示すＩＰＢ１０４が有効に
なると、ＩＦデータ１１０が分岐先のデータであること
を示す分岐先検出信号１２３が検出されるまで、ＩＰＢ
更新信号１０８を出力しない。分岐先検出信号１２３が
検出されるとＩＰＢ更新信号１０８は、図４及び図５の
場合図４（３）のＣＲＢ３０１で選択されていないＩＰ
Ｂ１０４が対象となり、図６の場合図６（３）のＣＲＢ
３０１で選択されているＩＰＢ１０４が対象となる。ま
たＣＲＩ３０２は分岐先のＰＣ値を参照してその位置を
決定する。このようにして遅延分岐を実現している。

【００４０】（２）遅延命令検出部１１５では、分岐成
立信号１１７を検出すると、ＮＲＰ１２２で示されるＩ
ＰＢ１０４が有効かどうかを判定し、有効であれば遅延
命令検出信号１１８を出力する。

【００４１】（３）キャンセル部１１９において、遅延
命令検出信号１１８を検出すると、命令解読結果１２０
をキャンセルする。

【００４２】ＩＰＢ格納部１０９と命令出力部１１１と
の動作については、分岐成立命令が１１７が発生した場
合と同様である。以上の動作により、ＮＲＰ１２２が有
効、即ち遅延命令がＩＰＢ１０４に格納されるまで分岐
成立命令を実行しないという制御を行っている。仮にＮ
ＲＰ１２２が有効かどうかを確認せずに分岐成立命令を
実行すると、ＮＲＰ１２２が無効のとき、次の分岐先検
出信号１２３が検出されないＩＦデータ１１０を取り込
み、ＮＲＰ１２２が有効だったら、次に分岐先検出信号
１２３を検出するまで、ＩＦデータ１１０を格納しない
ようにするという制御回路が必要となる。

【００４３】本実施形態の命令プリフェッチバッファ制
御方法とその装置によれば、ＮＲＰ１２２で示されるＩ
ＰＢ有効信号１２１を選択するセレクタと、そこで選択
されたＩＰＢ有効信号１２１と分岐成立信号１１７のＡ
ＮＤとで、遅延命令検出信号１１８を作成できる。また
キャンセル部１１９は、遅延命令検出信号１１８が検出
されると、命令解読結果１２０ではなく、無効データを
選択するセレクタで実現できる。

【００４４】またＮＲＰ１２２が有効かどうかを確認せ
ずに分岐成立命令を実行する場合のように、ＮＲＰ１２
２が有効のときの制御回路と、ＮＲＰ１２２が有効でな
いときの制御回路との２つの回路を用意する必要がな
い。このため命令プリフェッチバッファ制御装置を構成
するハードウェアの規模が小さくて済む。またＮＲＰ１
２２が示すＩＰＢ有効信号１２１が検出されるまでプリ
フェッチが待たされるが、その間に他のスレッドがプリ
フェッチを行うため、マルチスレッド全体としての効率
には影響しない。

【００４５】以上のように本実施形態によれば、通常命
令の逐次実行を高速化できることと、マルチスレッドの
全体の動作効率を向上させることができる。また本実施
形態の命令プリフェッチバッファ制御方法とその装置
は、シングルスレッドで動作させる場合の性能向上も考
慮して遅延分岐方式を採用したため、同じく遅延分岐方
式を採用している他のプロッセッサ（例えばＳＰＡＲＣ
プロセッサ）等のオブジェクトコードとの互換性が確保
できる。

【００４６】（実施の形態２）次に本発明の第２実施形
態における命令プリフェッチバッファ制御装置につい
て、図２を参照しながら説明する。図２は第２実施形態
の命令プリフェッチバッファ制御装置の構成を示すブロ
ック図であり、第１実施形態のものと同一部分及び同一
の信号は同一の符号を付け、詳細な説明は省略する。

【００４７】先行分岐判定部２０１は、実行状態レジス
タ２０２のデータを入力し、それらの値から自スレッド
しか動作していないことが判定されると、先行分岐信号
２０３を出力する回路である。実行状態レジスタ２０２
は、各スレッドが実行中か、停止又は終了しているかを
記憶するレジスタである。また先行分岐判定部２０１
は、実行状態レジスタ２０２の代わりに、各スレッドの
優先順位を示す優先順位レジスタのデータを入力する場
合は、自スレッドの優先順位が他のスレッドより高いこ
とを検出すると、先行分岐信号２０３を出力する。

【００４８】ＩＰＢ制御部２０４は、命令発行信号１０
２、ＩＦデータ有効信号１０７、分岐成立信号１１７、
分岐先検出信号１２３、ＰＣ値１２６、先行分岐信号２
０３、分岐命令検出信号２０６を入力し、ＩＰＢ有効信
号１２１、ＩＰＢ更新信号１０８、ＮＲＰ信号１２２、
ＣＲＰ信号１０３を生成する回路である。分岐命令検出
信号２０６は分岐命令が検出されたことを示す信号であ
る。

【００４９】ＤＥＣ部２０５は、１ワード命令１１３を
解読し、その結果である命令解読結果１２０と、１ワー
ド命令１１３が条件分岐命令の場合はその分岐条件であ
る分岐条件信号１２７と、分岐命令（但し、分岐成立／
不成立かはまだ判明していない）が検出されたことを示
す分岐命令検出信号２０６を出力する回路である。

【００５０】ＩＰＢ格納部２０９は、ＩＰＢ１０４を３
つ持ち、ＩＦ部１０６が読み出したＩＦデータ１１０
と、ＩＰＢ更新信号１０８とに基づき、ＩＦデータ１１
０を格納する回路である。また、ＰＣ生成部１２５とＩ
Ｆ部１０６において、先行分岐信号２０３が発生する場
合には、分岐成立信号１１７の代わりに選択部２０７の
出力信号２０８が入力されるが、それぞれの動作は変わ
らない。

【００５１】このように構成された第２実施形態の命令
プリフェッチバッファ制御装置の動作について、図７〜
図１０を参照しつつ説明する。図７（３）に示すように
分岐命令を検出した場合、図７（２）のように通常のプ
リフェッチが既に実行されていることを利用し、さらに
分岐先をプリフェッチしていって、分岐成立／不成立の
結果を基に通常のプリフェッチのデータか、もしくは分
岐先のデータかのどちらかを選択する。

【００５２】図７及び図８は分岐命令がＩＰＢ３０１の
最後のＩＢ１０５にない場合のＩＰＢ格納部２０９の動
作を示し、図９及び図１０は分岐命令がＩＰＢ３０１の
最後のＩＢ１０５にある場合のＩＰＢ格納部２０９の動
作を示し、いずれもＩＰＢ制御部２０４における先行分
岐動作を説明するものである。分岐命令がＩＰＢ３０１
の最後のＩＢ１０５にある場合はＩＰＢ２個で制御でき
るため、図９，１０では３個中の任意の２個を用いた動
作を示してある。図７（３）、図９（３）で分岐命令が
検出されると、図８（４）、図１０（４）に示すように
分岐成立／不成立の判定に先行して、分岐先プリフェッ
チを行い、分岐成立／不成立の結果と分岐プリフェッチ
の終了を待つ。

【００５３】分岐成立の場合は、図８（５ａ）、図１０
（５ａ）に示すように分岐先のＩＰＢが選択され、残り
のＩＰＢを通常プリフェッチに使用する。分岐不成立の
場合、図８（５ｂ）、図１０（５ｂ）に示すように、通
常プリフェッチのＩＰＢが選択される。

【００５４】このように分岐命令が発生した場合、２個
のプリフェッチが生じるため、追加１個のプリフェッチ
分、他の全てのスレッドのプリフェッチが遅らされ、そ
れが相互に影響を及ぼし、マルチスレッドの全体の動作
効率が低下する。しかしマルトスレッドプロセッサがシ
ングルスレッドで動作する場合は有用であるし、また優
先順位の高いスレッドが存在すると、そのスレッドがＩ
Ｆ部１０６を占有する割合が高くなるため有用である。
よって、マルチスレッドプロセッサがマルチスレッドで
動作する場合は先行分岐を行わず、上記の場合では先行
分岐を行うように制御を切り換えることで、マルチスレ
ッドの全体動作効率を向上することができる。

【００５５】（実施の形態３）次に本発明の第３実施形
態における命令プリフェッチバッファフラッシュ方法つ
いて、図１１を参照しながら説明する。本実施形態の命
令プリフェッチバッファプッシュ方法は、第１，２実施
形態の命令プリフェッチバッファ制御装置に新たな回路
を追加しないで実現できるものである。図１１は、命令
キャッシュフラッシュ命令に、命令キャッシュのフラッ
シュ終了後に次の命令を分岐するという機能を追加した
場合の動作を示している。図１１（１）で命令キャッシ
ュフラッシュ命令が検出されると、図１１（２）でもう
片方のＩＰＢが分岐先プリフェッチにより新しいキャッ
シュのデータに更新される。図１１（３）に示すよう
に、命令キャッシュフラッシュ命令が存在したＩＰＢは
廃棄されるため、次のプリフェッチ対象となり更新され
る。以上により、以前の命令キャッシュのデータが格納
されていたＩＰＢは更新されていることが判る。

【００５６】

【発明の効果】以上のように本発明の命令プリフェッチ
バッファ制御装置は、通常命令の逐次実行を高速化し、
マルチスレッドの全体の動作効率を向上させることがで
きる。また本発明の命令プリフェッチバッファ制御方法
は、小規模のハードウェアで遅延分岐制御を行うことが
できる。

【００５７】更に、本発明の命令プリフェッチバッファ
フラッシュ方法は、命令キャッシュのフラッシュ命令に
次の命令に分岐する動作を付加し、命令プリフェッチバ
ッファに残っている命令キャッシュのデータも併せてフ
ラッシュさせることで、命令プリフェッチバッファ制御
装置に新たな回路を増加することなく命令プリフェッチ
バッファのフラッシュが実現できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態における命令プリフェッ
チ制御装置の構成を示すブロック図である。

【図２】本発明の第２実施形態における命令プリフェッ
チ制御装置の構成を示すブロック図である。

【図３】第１実施形態のマルチスレッドにおけるプリフ
ェッチ動作を示す説明図である。

【図４】第１実施形態のプリフェッチ動作における遅延
分岐制御動作（その１）を示す説明図である。

【図５】第１実施形態のプリフェッチ動作における遅延
分岐制御動作（その２）を示す説明図である。

【図６】第１実施形態のプリフェッチ動作における遅延
分岐制御動作（その３）を示す説明図である。

【図７】第２実施形態のプリフェッチ動作における遅延
分岐制御動作（その１）を示す説明図である。

【図８】第２実施形態のプリフェッチ動作における遅延
分岐制御動作（その２）を示す説明図である。

【図９】第２実施形態の命令プリフェッチ制御装置のプ
リフェッチ動作における先行分岐と遅延分岐制御動作
（その１）を示す説明図である。

【図１０】第２実施形態の命令プリフェッチ制御装置に
おける命令プリフェッチバッファのフラッシュ動作（そ
の２）を示す説明図である。

【図１１】第３実施形態の命令プリフェッチ制御装置に
おける命令プリフェッチバッファのフラッシュ動作を示
す説明図である。

【符号の説明】

１０１，２０４ 命令プリフェッチバッファ（ＩＰＢ）
制御部 １０２ 命令発行信号 １０３ カレント・リード・ポインタ（ＣＲＰ）信号 １０４ ＩＰＢ １０５ 命令バッファ（ＩＢ） １０６ 命令フェッチ( ＩＦ) 部 １０７ ＩＦデータ有効信号 １０８ ＩＰＢ更新信号 １０９，２０９ ＩＰＢ格納部 １１０ ＩＦデータ １１１ 命令出力部 １１２ ＩＰＢデータ １１３ １ワード命令 １１４，２０５ デコーダ（ＤＥＣ）部 １１５ 遅延命令検出部 １１６ 分岐成立判定部 １１７ 分岐成立信号 １１８ 遅延命令検出信号 １１９ キャンセル部 １２０ 命令解読結果 １２１ ＩＰＢ有効信号 １２２ ネクスト・リード・ポインタ（ＮＲＰ）信号 １２３ 分岐先検出信号 １２４ パイプライン（ＰＬ）制御部 １２５ プログラムカウンタ( ＰＣ) 生成部 １２６ ＰＣ値 １２７ 分岐条件信号 １２８ コンディションコード（ＣＣ）信号 ２０１ 先行分岐判定部 ２０２ 実行状態レジスタ ２０３ 先行分岐信号 ２０６ 分岐命令検出信号 ２０７ 選択部 ２０８ 選択部の出力信号 ３０１ ＩＰＢのリードポインタ（ＣＲＢ） ３０２ ＩＢのリードポインタ（ＣＲＩ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 清原 督三 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つ以上の命令バッファを持
   つ複数の命令プリフェッチバッファを有し、そのうちの
   一つを読み出し対象とし、それ以外の命令プリフェッチ
   バッファに読み出し対象の命令プリフェッチバッファに
   続く通常プリフェッチを行うマルチスレッドプロセッサ
   の命令プリフェッチ方式において、 読み出し対象の命令プリフェッチバッファにおいて最後
   の命令バッファに分岐が成立する命令があることが判明
   した場合、次の読み出し対象の命令プリフェッチバッフ
   ァを現在の読み出し対象の命令プリフェッチバッファに
   続く通常プリフェッチ対象の命令プリフェッチバッファ
   とし、 読み出し対象の命令プリフェッチバッファにおいて最後
   ではない命令バッファに分岐が成立する命令があること
   が判明した場合、次の読み出し対象の命令プリフェッチ
   バッファを現在のままとし、 次の読み出し対象の命令プリフェッチバッファに有効な
   データが確認されてから、次の読み出し対象以外の命令
   プリフェッチバッファに分岐先のプリフェッチを行い、
   次の命令が消費され且つ分岐先のプリフェッチが終了す
   ると次の読み出し対象を分岐先の命令プリフェッチバッ
   ファに移すことを特徴とする命令プリフェッチバッファ
   制御方法。
2. 【請求項２】 命令発行信号が入力されると、命令のプ
   ログラムカウント値に示されるアドレスから、命令をフ
   ェッチした結果である命令フェッチデータと前記命令フ
   ェッチデータが有効であるかを示すフェッチデータ有効
   信号を出力すると共に、分岐成立信号が与えられた場合
   は、前記命令フェッチデータが分岐先のデータであるこ
   とを示す分岐先検出信号を出力する命令フェッチ部と、 １ワード命令を解読した結果である命令解読結果、及び
   １ワード命令が条件分岐命令の場合はその分岐条件であ
   る分岐条件信号を出力するデコーダ部と、 前記デコーダ部の分岐条件信号とコンディションコード
   信号とを入力し、分岐が成立しているか否かを判断し、
   その結果を表す分岐成立信号を出力する分岐成立判定部
   と、 目的の演算ユニットが使用可能か否かを判断し、使用可
   能であれば演算ユニットに処理を実行させ、更に命令発
   行信号を出力するパイプライン制御部と、 前記パイプライン制御部からの命令発行信号が入力され
   れば、分岐先のプログラムカウント値を計算すると共
   に、命令発行信号が入力されたときに前記分岐成立判定
   部から分岐成立信号が入力されなければ、プログラムカ
   ウント値をインクリメントして出力するプログラムカウ
   ンタ生成部と、を具備するマルチスレッドプロセッサに
   用いられ、少なくとも１つ以上の命令バッファを持つ複
   数の命令プリフェッチバッファを有し、前記命令プリフ
   ェッチバッファと前記命令バッファの読み出し順序を制
   御する命令プリフェッチバッファ制御装置であって、 前記パイプライン制御部から出力される命令発行信号が
   入力されると、前記プログラムカウンタ生成部から出力
   されるプログラムカウント値、前記分岐成立判定部から
   出力される分岐成立信号、前記命令フェッチ部から出力
   される分岐先検出信号、命令フェッチデータ有効信号か
   ら、命令プリフェッチバッファ有効信号、命令プリフェ
   ッチバッファ更新信号、次に読み出す命令バッファを示
   すネクスト・リード・ポインタ信号、現在読み出す命令
   バッファを示すカレント・リード・ポインタ信号を生成
   する命令プリフェッチバッファ制御部と、 前記分岐成立信号と、前記命令プリフェッチバッファ有
   効信号、前記ネクスト・リード・ポインタ信号を入力
   し、遅延命令が前記ネクスト・リード・ポインタの示す
   命令バッファに存在するか否かを判定する遅延命令検出
   部と、 ２つの命令プリフェッチバッファを有し、前記命令フェ
   ッチ部から出力される命令フェッチデータ、及び前記命
   令プリフェッチバッファ制御部から出力される命令プリ
   フェッチバッファ更新信号を入力し、前記命令プリフェ
   ッチバッファ更新信号に基づき前記命令フェッチデータ
   を格納する命令プリフェッチバッファ格納部と、 前記カレント・リード・ポインタ信号、及び前記命令プ
   リフェッチバッファ格納部から出力される命令プリフェ
   ッチバッファデータを入力し、１ワード命令を出力する
   命令出力部と、 前記遅延命令検出部から出力される遅延命令検出信号
   と、前記デコーダ部から出力される命令解読結果を入力
   し、遅延命令が検出されていない場合は前記命令解読結
   果をキャンセルし、検出された場合は前記命令解読結果
   を前記パイプライン制御部に出力するキャンセル部と、
   を設けたことを特徴とする命令プリフェッチバッファ制
   御装置。
3. 【請求項３】 前記命令プリフェッチバッファ格納部
   は、少なくともスレッド個数分の命令バッファを格納す
   る命令プリフェッチバッファを持つものであることを特
   徴とする請求項２記載の命令プリフェッチバッファ制御
   装置。
4. 【請求項４】 少なくとも１つ以上の命令バッファを持
   つ複数の命令プリフェッチバッファを有し、そのうちの
   一つを読み出し対象とし、それ以外の命令プリフェッチ
   バッファに読み出し対象の命令プリフェッチバッファに
   続く通常プリフェッチを行うマルチスレッドプロセッサ
   の命令プリフェッチ方式において、 読み出し対象の命令プリフェッチバッファにおいて最後
   の命令バッファに分岐命令があることが判明した場合、
   次の読み出し対象の命令プリフェッチバッファを現在の
   読み出し対象の命令プリフェッチバッファに続く通常プ
   リフェッチ対象の命令プリフェッチバッファとし、次の
   読み出し対象以外の命令プリフェッチバッファに分岐先
   のプリフェッチを行い、 また、読み出し対象の命令プリフェッチバッファにおい
   て最後ではない命令バッファに分岐命令があることが判
   明した場合、現在の読み出し対象の命令プリフェッチバ
   ッファ、現在の読み出し対象の命令プリフェッチバッフ
   ァに続く通常プリフェッチ対象の命令プリフェッチバッ
   ファ以外の命令プリフェッチバッファに分岐先プリフェ
   ッチを行い、 分岐成立判定と分岐先プリフェッチが終了し、分岐成立
   の場合、読み出し対象を分岐先の命令プリフェッチバッ
   ファに移し、分岐不成立の場合は、通常プリフェッチ対
   象の命令プリフェッチバッファに移すことを特徴とする
   命令プリフェッチバッファ制御方法。
5. 【請求項５】 命令発行信号が入力されると、プログラ
   ムカウント値に示されるアドレスから、命令をフェッチ
   した結果である命令フェッチデータと命令フェッチデー
   タ有効信号を出力すると共に、選択部出力から分岐命令
   を検出もしくは分岐成立を検出した場合は、分岐先検出
   信号を出力する命令フェッチ部と、 １ワード命令を解読した結果である命令解読結果、及び
   １ワード命令が条件分岐命令の場合は分岐命令検出信号
   とその分岐条件である分岐条件信号とを出力するデコー
   ダ部と、 前記デコーダ部の分岐条件信号とコンディションコード
   信号とを入力し、分岐が成立しているか否かを判断し、
   その結果を表す分岐成立信号を出力する分岐成立判定部
   と、 目的の演算ユニットが使用可能か否かを判断し、使用可
   能であれば演算ユニットに処理を実行させ、更に命令発
   行信号を出力するパイプライン制御部と、 前記パイプライン制御部からの命令発行信号が入力され
   れば、分岐先のプログラムカウント値を計算すると共
   に、命令発行信号が入力されたときに選択部出力から分
   岐命令もしくは分岐成立が検出されなければ、プログラ
   ムカウント値をインクリメントして出力するプログラム
   カウンタ生成部と、を具備するマルチスレッドプロセッ
   サに用いられ、少なくとも１つ以上の命令バッファを持
   つ複数の命令プリフェッチバッファを有し、前記命令プ
   リフェッチバッファと前記命令バッフアの読み出し順序
   を制御する命令プリフェッチバッファ制御装置であっ
   て、 各スレッドの実行状態を示す実行状態レジスタの信号を
   入力し、先行して分岐先のプリフェッチを行うか否かの
   判定結果である先行分岐信号を出力する先行分岐判定部
   と、 前記先行分岐判定部の先行分岐信号、前記デコーダ部の
   分岐命令検出信号、前記分岐成立判定部の分岐成立信号
   を入力し、先行分岐を実行する場合は前記分岐命令検出
   信号を選択し、先行分岐を実行しない場合は前記分岐成
   立信号を選択する選択部と、 前記パイプライン制御部から出力される命令発行信号が
   入力されると、前記プログラムカウンタ生成部から出力
   されるプログラムカウント値、前記デコーダ部から出力
   される分岐命令検出信号、前記分岐成立判定部から出力
   される分岐成立信号、前記命令フェッチ部から出力され
   る分岐先検出信号、命令フェッチデータ有効信号、前記
   先行分岐判定部の先行分岐信号から、命令プリフェッチ
   バッファ有効信号、命令プリフェッチバッファ更新信
   号、ネクスト・リード・ポインタ信号、カレント・リー
   ド・ポインタ信号を生成する命令プリフェッチバッファ
   制御部と、 前記選択部の選択結果、前記命令プリフェッチバッファ
   有効信号、前記ネクスト・リード・ポインタ信号を入力
   し、遅延命令が前記ネクスト・リード・ポインタの示す
   命令バッファに存在するか否かを判定する遅延命令検出
   部と、 ３つの命令プリフェッチバッファを有し、前記命令フェ
   ッチ部から出力される命令フェッチデータ、及び前記命
   令プリフェッチバッファ制御部から出力される命令プリ
   フェッチバッファ更新信号を入力し、前記命令プリフェ
   ッチバッファ更新信号に基づき前記命令フェッチデータ
   を格納する命令プリフェッチバッファ格納部と、 前記カレント・リード・ポインタ信号、及び前記命令プ
   リフェッチバッファ格納部から出力される命令プリフェ
   ッチバッファデータを入力し、１ワード命令を出力する
   命令出力部と、 前記遅延命令検出部から出力される遅延命令検出信号
   と、前記デコーダ部から出力される命令解読結果を入力
   し、遅延命令が検出されていない場合は前記命令解読結
   果をキャンセルし、検出された場合は前記命令解読結果
   を前記パイプライン制御部に出力するキャンセル部と、
   を設けたことを特徴とする命令プリフェッチバッファ制
   御装置。
6. 【請求項６】 前記先行分岐判定部は、各スレッドの優
   先順位を示す優先順位レジスタの値を入力とし、先行し
   て分岐先のプリフェッチを行なうか否かの判定を行うも
   のであることを特徴とする請求項５記載の命令プリフェ
   ッチバッファ制御装置。
7. 【請求項７】 請求項１，４記載の命令プリフェッチバ
   ッファ制御方法を有するマルチスレッドプロセッサの命
   令キャッシュフラッシュ命令に次の命令に分岐する動作
   を付加することで、前記命令プリフェッチバッファに残
   っている命令キャッシュのデータも併せてフラッシュさ
   せることを特徴とする命令プリフェッチバッファフラッ
   シュ方法。