JP2001084139A - 演算処理装置および演算処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 処理時間を短縮することができる演算処理装
置および演算処理方法を得ること。 【解決手段】 複数種類の処理を行なうプロセッサ（演
算処理装置）において、予め、各処理に対応する一連の
命令を、所望の処理が行なわれるようなアドレス順で記
憶する命令記憶部５と、一連の命令を表すメッセージを
入力し、このメッセージに対応する一連の命令が記憶さ
れている命令記憶部５のアドレスを判定するアドレス生
成部７と、アドレス生成部７が判定したアドレスから命
令を順次読み出すデコーダ６と、デコーダ６が読み出し
た命令を実行する演算部２と、を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、単一のハードウェ
アにおいて複数種類の処理を行う演算処理装置および演
算処理方法に関し、特に、処理時間を短縮する演算処理
装置および演算処理方法に関するものである。

【０００２】

【従来の技術】従来の演算処理装置として、単一のハー
ドウェアにおいて複数種類の処理を順次行うものが知ら
れている。図１５は、従来の演算処理装置の概略構成を
示すブロック図である。従来の演算処理装置は、処理部
８１と、主記憶部８２と、主記憶部８２に命令（処理命
令）を格納し、処理部８１に命令の実行を指示する入出
力処理部８９と、を備えている。処理部８１は、実行す
る命令が格納された主記憶部８２のアドレスを指示する
プログラムカウンタ８６を有する制御部８３と、命令を
実行する演算部８７と、演算部８７の実行結果を格納す
るレジスタ８８と、を備えている。また、主記憶部８２
は、命令を記憶する命令領域８４と、演算部８７の実行
結果を記憶するデータ領域８５と、を備えている。

【０００３】従来の演算処理装置は、一般的なコンピュ
ータと同様の構成を有しており、処理部８１と主記憶部
８２との間には、実際にはバスと呼ばれる複数ビットの
信号線が、アドレス用、データ用にそれぞれ１本ずつ接
続されている。したがって、命令アドレスおよびオペラ
ンドアドレスの指示は、実際には同一のバスを介し、時
間をずらして行なわれる。また、従来の演算処理装置が
行なう演算処理においては、単純な数値計算、たとえば
２値の加算などでも、実際の処理上では、主記憶部８２
からレジスタ８８への読み込み、演算、主記憶部８２へ
の書き込み等の複数の命令に分れている。すなわち、一
つの処理でも、一連の命令から構成されている。

【０００４】つぎに、従来の演算処理装置の動作につい
て説明する。図１６は、従来の演算処理装置の動作の流
れを示すフローチャートである。まず、処理に必要な命
令が、入出力処理部８９を通って主記憶部８２の命令領
域８４に格納される。これと同時に、入出力処理部８９
は、処理部８１の制御部８３に対して演算処理の実行指
示を送る。制御部８３は、入出力処理部８９から実行指
示を入力し（Ｓ８１）、プログラムカウンタ８６を動作
させ、実行する命令が格納されたアドレスを判定（生
成）する（Ｓ８２）。つぎに、実行指示された処理を実
現するために必要な一連の命令が終了したか否かを判定
する（Ｓ８３）。

【０００５】一連の命令が終了していなければ、ステッ
プＳ８２で判定したアドレスを指示して命令を読み出す
（Ｓ８４）。そして、読み出した命令を解読し、演算部
８７に演算を指示する（Ｓ８５）。演算部８７は指示さ
れた演算を行い、結果をレジスタ８８および主記憶部８
２のデータ領域８５に格納する（Ｓ８６）。続いて、再
びステップＳ８２に戻り、プログラムカウンタ８６が、
つぎの命令が格納されたアドレスを判定する（Ｓ８
２）。ステップＳ８２〜Ｓ８６が、一連の命令に含まれ
る命令の数だけ繰り返され、一連の命令が終了する（Ｓ
８７）。その後、ステップＳ８１に戻り、制御部８３
が、つぎの実行指示を入力する。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の技術によれば、一つの処理を実現するために必要な
一連の命令の各命令について、それぞれ格納されたアド
レスを判定するため、処理時間が長くなるという問題点
があった。

【０００７】本発明は、上記に鑑みてなされたものであ
って、処理時間を短縮することができる演算処理装置お
よび演算処理方法を得ることを目的とする。

【０００８】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、本発明にかかる演算処理装置に
あっては、複数種類の処理を行なう演算処理装置におい
て、予め、各処理に対応する一連の命令を、所望の処理
が行なわれるようなアドレス順で記憶する命令記憶手段
と、前記一連の命令を表すメッセージを入力し、このメ
ッセージに対応する一連の命令が記憶されている前記命
令記憶手段のアドレスを判定する判定手段と、前記判定
手段が判定したアドレスから命令を順次読み出す読み出
し手段と、前記読み出し手段が読み出した命令を実行す
る実行手段と、を具備することを特徴とする。

【０００９】この発明によれば、命令記憶手段が、予
め、一連の命令を、所望の処理が行なわれるようなアド
レス順で、換言すれば、命令の実行順に応じたアドレス
順で記憶し、判定手段が、メッセージを入力し、このメ
ッセージに対応する一連の命令が記憶されている命令記
憶手段のアドレスを判定し、読み出し手段が、このアド
レスから、命令を順次読み出し、実行手段が、読み出し
手段が読み出した命令を実行する。これにより、各命令
ごとにアドレス判定を行なう必要がなくなり、アドレス
順で一連の命令を読み出すことができる。

【００１０】つぎの発明にかかる演算処理装置にあって
は、前記命令記憶手段が、異なるメッセージに対応した
命令が全て異なるアドレスに格納されるように、前記一
連の命令を記憶することを特徴とする。

【００１１】この発明によれば、命令記憶手段が、異な
るメッセージに対応した命令が全て異なるアドレスに格
納されるように、すなわち、メッセージごとに別個に、
一連の命令を記憶する。これにより、一度アドレス判定
を行なえば、あとはアドレス順で一連の命令を全て読み
出すことができる。

【００１２】つぎの発明にかかる演算処理装置にあって
は、前記命令記憶手段は、記憶する前記一連の命令中に
次のアドレス以外のアドレスへの分岐命令を有し、前記
読み出し手段は、前記分岐命令を読み出した場合、分岐
先のアドレスから命令を順次読み出すことを特徴とす
る。

【００１３】この発明によれば、命令記憶手段が、記憶
する一連の命令中に次のアドレス以外のアドレスへの分
岐命令を有し、読み出し手段が、分岐命令を読み出した
場合、分岐先のアドレスから命令をアドレス順に読み出
す。これにより、複数のメッセージに対応する命令を、
これらのメッセージで共有することができる。

【００１４】つぎの発明にかかる演算処理装置にあって
は、さらに、前記命令記憶手段の記憶内容を変更するた
めの命令変更手段と、前記読み出し手段がアドレスを判
定するための基準を変更するための判定変更手段と、を
具備することを特徴とする。

【００１５】この発明によれば、命令変更手段により、
命令記憶手段の記憶内容を変更し、読み出し手段によ
り、アドレスを判定するための基準を変更することがで
きる。

【００１６】つぎの発明にかかる演算処理装置にあって
は、さらに、外部から前記メッセージを順次入力し、メ
ッセージの優先度に応じた領域に記憶し、優先度の高い
領域に記憶したメッセージから優先的に前記読み出し手
段に出力するメッセージ記憶手段を具備することを特徴
とする。

【００１７】この発明によれば、メッセージ記憶手段
が、外部からメッセージを順次入力し、メッセージの優
先度に応じた領域に記憶し、優先度の高い領域に記憶し
たメッセージから優先的に読み出し手段に出力する。こ
れにより、高速処理が必要なものから優先的に処理され
る。

【００１８】つぎの発明にかかる演算処理装置にあって
は、さらに、前記実行手段の実行結果を記憶する結果記
憶手段と、前記結果記憶手段に記憶された１または２以
上の実行結果に基いて一つのメッセージを生成して外部
に出力するメッセージ生成手段を具備することを特徴と
する。

【００１９】この発明によれば、結果記憶手段が実行手
段の実行結果を記憶し、メッセージ生成手段が、結果記
憶手段に記憶された１または２以上の実行結果に基いて
一つのメッセージを生成して外部に出力する。これによ
り、外部とのやり取りが、各命令単位ではなく、メッセ
ージ単位となる。

【００２０】つぎの発明にかかる演算処理装置にあって
は、前記メッセージ生成手段が、生成したメッセージを
優先度に応じた領域に記憶する再生メッセージ記憶手段
を有し、優先度の高い領域に記憶されたメッセージから
優先的に外部に出力することを特徴とする。

【００２１】この発明によれば、メッセージ生成手段
が、生成したメッセージを優先度に応じた領域に記憶す
る再生メッセージ記憶手段を有し、優先度の高い領域に
記憶されたメッセージから優先的に外部に出力する。こ
れにより、高速処理が必要なものから優先的に出力され
る。

【００２２】つぎの発明にかかる演算処理方法にあって
は、複数種類の処理の各処理に対応する一連の命令を、
所望の処理が行なわれるようなアドレス順で記憶した命
令記憶手段を備えた演算処理装置における演算処理方法
であって、前記一連の命令を表すメッセージを入力し、
このメッセージに対応する一連の命令が記憶されている
前記命令記憶手段のアドレスを判定する判定工程と、前
記判定工程で判定されたアドレスから、命令を順次読み
出す読み出し工程と、前記読み出し工程で読み出された
命令を実行する実行工程と、を含むことを特徴とする。

【００２３】この発明によれば、判定工程で、一連の命
令を表すメッセージを入力し、このメッセージに対応す
る一連の命令が記憶されている命令記憶手段のアドレス
を判定し、読み出し工程で、判定工程で判定されたアド
レスから、命令をアドレス順で読み出し、実行工程で、
読み出し工程で読み出された命令を実行する。これによ
り、各命令ごとにアドレス判定を行なう必要がなくな
り、アドレス順で一連の命令を読み出すことができる。

【００２４】つぎの発明にかかる演算処理方法にあって
は、前記命令記憶手段が、記憶する前記一連の命令中に
次のアドレス以外のアドレスへの分岐命令を有し、前記
読み出し工程で、前記分岐命令を読み出した場合、分岐
先のアドレスから命令を順次読み出すことを特徴とす
る。

【００２５】この発明によれば、読み出し工程で、前記
分岐命令を読み出した場合、分岐先のアドレスから命令
をアドレス順に読み出す。これにより、複数のメッセー
ジに対応する命令を、これらのメッセージで共有するこ
とができる。

【００２６】つぎの発明にかかる演算処理方法にあって
は、さらに、前記命令記憶手段の記憶内容を変更する命
令変更工程を含むことを特徴とする。

【００２７】この発明によれば、命令変更工程で、命令
記憶手段の記憶内容を変更すことができる。これによ
り、演算処理装置を適用するアプリケーションが変わ
り、処理内容を変更したい場合等に、柔軟に対応するこ
とが可能となる。

【００２８】つぎの発明にかかる演算処理方法にあって
は、さらに、外部から前記メッセージを入力し、メッセ
ージの優先度に応じて記憶し、記憶したメッセージの内
で優先度の高いメッセージから優先的に出力するメッセ
ージ記憶工程を含み、前記判定工程では、前記メッセー
ジ記憶工程で出力されたメッセージを入力することを特
徴とする。

【００２９】この発明によれば、メッセージ記憶工程
で、外部からメッセージを入力し、メッセージの優先度
に応じて記憶し、記憶したメッセージの内で優先度の高
いメッセージから優先的に出力し、判定工程で、メッセ
ージ記憶工程で出力されたメッセージを入力してアドレ
ス判定する。これにより、高速処理が必要なものから優
先的に処理される。

【００３０】つぎの発明にかかる演算処理方法にあって
は、さらに、前記実行工程での実行結果を記憶する結果
記憶工程と、前記結果記憶工程で記憶された１または２
以上の実行結果に基いて一つのメッセージを生成するメ
ッセージ生成工程と、を含むことを特徴とする。

【００３１】この発明によれば、結果記憶工程で、実行
工程での実行結果を記憶し、メッセージ生成工程で、結
果記憶工程で記憶された１または２以上の実行結果に基
いて一つのメッセージを生成する。これにより、外部と
のやり取りを、各命令単位ではなく、メッセージ単位と
することができる。

【００３２】つぎの発明にかかる演算処理方法にあって
は、さらに、前記メッセージ生成工程で生成したメッセ
ージを優先度に応じて記憶し、記憶したメッセージの内
で優先度の高いメッセージから優先的に出力する再生メ
ッセージ記憶工程を含むことを特徴とする。

【００３３】この発明によれば、再生メッセージ記憶工
程で、メッセージ生成工程で生成したメッセージを優先
度に応じて記憶し、記憶したメッセージの内で優先度の
高いメッセージから優先的に外部に出力する。これによ
り、高速処理が必要なものから優先的に出力される。

【００３４】

【発明の実施の形態】以下、本発明にかかる演算処理装
置および演算処理方法の実施の形態を、図面に基づいて
詳細に説明する。なお、この実施の形態により、この発
明が限定されるものではない。

【００３５】実施の形態１．本発明の実施の形態１は、
予め、実行する各処理に必要となる命令（命令コード）
を処理の種類ごとに分けて固定記憶素子に書き込んでお
き、処理の種類によってそれぞれ異なるコードを持つメ
ッセージを入力することにより処理の実行要求を行い、
このコードによって、メッセージに対応する一連の命令
コードが書き込まれた固定記憶素子の位置（アドレス）
が一意に決まるようにしたハードウェアスケジューラ構
成方式を用いたプロセッサ（演算処理装置）である。

【００３６】図１は、実施の形態１にかかるプロセッサ
の概略構成を示すブロック図である。実施の形態１にか
かるプロセッサは、一連の命令コードを表すメッセージ
（処理メッセージ）を入力して記憶するメッセージ記憶
部１と、命令コードの実行を行なう演算部２と、演算部
２の実行結果を記憶するメモリ３およびレジスタ４と、
一連の命令コードを、命令コードの実行順に対応したア
ドレス順で、メッセージの種類ごとにまとめて記憶する
命令記憶部５と、命令記憶部５から出力される命令コー
ドを、演算部２が実行可能な形式に解読（変換）するデ
コーダ６と、メッセージ記憶部１からのメッセージを入
力し、そのコードに基いて、入力したメッセージに対応
する一連の命令コード（の最初の命令コード）が格納さ
れた命令記憶部５のアドレスを判定するアドレス生成部
７と、メッセージ記憶部１，演算部２，メモリ３および
レジスタ４を通信可能に接続する内部バス８と、を備え
ている。

【００３７】外部からの処理の実行要求を示すメッセー
ジ（処理メッセージ）は、メッセージ記憶部１に順次入
力され、記憶される。このメッセージは、処理の種類ご
とのコードの形式になっている。アドレス生成部７は、
メッセージのコードから命令記憶部５のアドレスを判定
するための生成基準（テーブル等）を有しており、この
生成基準を用いてアドレス判定を行なう。一連の命令コ
ードの最初の命令コードが格納されたアドレスを判定し
てアドレスのデータ（アドレス値）を生成したあとは、
そのアドレスから順次インクリメント（１命令コードの
長さを加算）したアドレス値を一定時間間隔で生成す
る。

【００３８】命令記憶部５は、アドレス生成部７が生成
したアドレスのデータを受け取り、このアドレスに格納
された命令コードを出力する。デコーダ６は、命令記憶
部５から出力された命令コードを、演算部２が実行可能
な形式に解読（変換）する。演算部２は、デコーダ６で
解読された命令コードによる演算を実行し、結果をメモ
リ３またはレジスタ４に書き込む。一連の命令コード
は、一つの処理を実現するために必要な複数の命令コー
ドであって、たとえば、２値の加算処理の場合、メモリ
３からレジスタ４への読み込み命令、演算命令、メモリ
３への書き込み命令等から構成されることになる。命令
記憶部５は、異なるメッセージ（処理）に対応した命令
コードが全て異なるアドレスに格納されるように記憶す
る。

【００３９】図２は、図１に示した命令記憶部５の構成
を示す説明図である。命令記憶部５は、ＲＯＭ等の固定
記憶素子を用いて構成されている。命令記憶部５の内部
には、予め、各処理のメッセージに対応して、各処理を
実行するための一連の命令コードが、必要順序に従った
アドレス順で、かつ、メッセージごとに異なるアドレス
に格納されている。

【００４０】すなわち、図の例のように、メッセージＡ
の処理に必要な命令コードは、実行順序に従いアドレス
ｍ，ｍ＋１，ｍ＋２に書き込まれ、メッセージＢの処理
に必要な命令コードは、実行順序に従いアドレスｎ，ｎ
＋１，ｎ＋２に書き込まれ、メッセージＣの処理に必要
な命令コードは、実行順序に従いアドレスｋ，ｋ＋１，
ｋ＋２に書き込まれる。メッセージＡ，Ｂ，Ｃは、互い
に同種の命令コードを有する場合であっても、命令コー
ドを共有することはなく、完全にメッセージごとに分離
された形で命令コードが記憶される。メッセージに対応
した必要な命令コード（一連の命令コード）の最後に
は、一連の命令コードの最後であることを示すｅｎｄコ
ードが書き込まれる。

【００４１】たとえば、メッセージＡ，Ｂのコードがメ
ッセージ記憶部１に入力され、記憶された場合、アドレ
ス生成部７は、まず、メッセージＡを読み出し、アドレ
ス値ｍを命令記憶部５に出力し、続いて、ｍ＋１，ｍ＋
２を順次一定時間間隔で出力する。命令記憶部５は、ア
ドレス生成部７からのアドレス値を順次入力し、アドレ
スｍ，ｍ＋１，ｍ＋２に格納された命令コードをデコー
ダ６に順次出力する。この一定時間間隔は、以降のデコ
ーダ６および演算部２での処理が輻輳しないような間隔
で予め設定する。たとえば、デコーダ６での解読処理に
１クロック、演算部２での実行処理に２クロック要する
場合、この一定時間間隔は、２クロック以上とすればよ
い。一定時間間隔を２クロックとした場合、一つの命令
コードの処理が終了する前につぎの命令コードの読み出
しを開始することが可能となる。すなわち、パイプライ
ン処理が可能となる。

【００４２】デコーダ６は、命令記憶部５からアドレス
ｍ＋２のｅｎｄコードを受け取ると、アドレス生成部７
に停止指示を送る。アドレス生成部７は、この停止指示
によりアドレスのインクリメント動作を停止し、つぎの
メッセージＢを読み出して、これに対応するアドレス値
ｎを出力する。この際、アドレス生成部７は、メッセー
ジＡに対応するアドレスｍ〜ｍ＋２に格納された命令コ
ードの実行時間中に、つぎのメッセージＢのアドレス値
ｎを生成しておくことが可能である。メッセージＢに対
してもメッセージＡと同様に、アドレスｎ〜ｎ＋２に格
納された命令コードが実行される。つぎのメッセージの
入力があれば同様に処理される。なお、アドレス生成部
７は、本発明の判定手段に対応し、アドレス生成部７お
よびデコーダ６は、本発明の読み出し手段に対応し、演
算部２は、本発明の実行手段に対応する。

【００４３】以上の構成において、実施の形態１の動作
について、図３のフローチャートを参照して説明する。
図３は、実施の形態１にかかるプロセッサの動作の流れ
示すフローチャートである。実施の形態１にかかるプロ
セッサの動作においては、まず、プロセッサにメッセー
ジが順次入力され、記憶される（Ｓ１）。つぎに、入力
されたメッセージのコードから命令記憶部５のアドレス
が判定され、そのアドレス値が生成される（Ｓ２）。続
いて、このアドレスに格納された命令コードが読み出さ
れ（Ｓ３）、読み出された命令コードが解読される（Ｓ
４）。そして、解読された命令コードがｅｎｄコードで
あるか否か、換言すれば、メッセージに対応する一連の
命令コードが終了したか否か、が判定される（Ｓ５）。
一連の命令コードが終了していなければ、解読された命
令コードが実行され（Ｓ６）、ステップＳ３に戻る。

【００４４】ステップＳ３〜Ｓ６は一連の命令コードに
含まれる命令コードの数だけ繰り返され、一つのメッセ
ージの処理が終了する（Ｓ７）。その後、再びステップ
Ｓ１に戻り、つぎのメッセージが入力される。すなわ
ち、一つのメッセージの処理に対して、ステップＳ２の
アドレス判定，アドレス値生成の実行は、１回のみとな
る。実際には、ステップＳ２で最初にアドレスを判定し
た後も、アドレス値をインクリメントして更新する動作
があるが、アドレス判定の動作に比べて処理時間が短
く、また、デコーダ６および演算部２での処理中に実行
できるので、この動作を実行するための時間は、全体の
処理時間に加算されない。従って、一つのメッセージに
対応した一連の命令コードの実行が終了するまで、ステ
ップＳ３からステップＳ６までのループ中の工程が繰り
返されるのみで処理は進行する。

【００４５】一つのメッセージに対応する処理が終了す
ると、つぎのメッセージに対応するアドレスの判定、生
成が行なわれてから、以後同様に一連の命令コードが順
次実行される。しかし、前のメッセージ処理中につぎの
メッセージが入力されている場合、実際には、つぎのメ
ッセージのステップＳ１，Ｓ２の工程は、前のメッセー
ジの処理中に並行して実行しておくことができるため、
これらの工程を実行するための時間も、全体の処理時間
に加算されない。

【００４６】前述したように、実施の形態１によれば、
命令記憶部５が、処理を実行するための一連の命令コー
ドを、所望の処理が行なわれるようなアドレス順で、か
つ、メッセージごとに異なるアドレスに記憶し、アドレ
ス生成部７が、アドレス判定、アドレス値生成を１回行
なった後、一連の命令の終わりまで、アドレス値をイン
クリメントして読み出しを行なうため、各命令ごとにア
ドレス判定、アドレス値生成を行なう必要がなくなり、
一つのメッセージの処理に対して、アドレス判定、アド
レス値生成を１回だけに済ませることができ、全体の処
理時間を短縮することができる。また、処理要求が連続
している場合には、2つ目以降の処理について、アドレ
ス判定，アドレス値生成の実行時間が無視できるため、
さらに、全体の処理時間を短縮することができる。

【００４７】実施の形態２．本発明の実施の形態２は、
実施の形態１において、さらに、命令記憶部に記憶され
る命令コード中に他のアドレスへの分岐命令を記述し、
一部または全ての命令コードを複数のメッセージで共有
するようにしたものである。以下、実施の形態２の構成
について図４，５を参照して説明する。図４は、実施の
形態２にかかるプロセッサの概略構成を示すブロック図
である。なお、実施の形態２は、実施の形態１と基本的
に同様の構成であるので、図１と同一の部分について
は、同一の符号を付して、その説明を省略し、異なる部
分についてのみ説明する。実施の形態２にかかるプロセ
ッサは、実施の形態１にかかる命令記憶部５，デコーダ
６およびアドレス生成部７に代えて、命令記憶部１１，
デコーダ１２およびアドレス生成部１３を備えている。

【００４８】図５は、図４に示した命令記憶部１１の構
成を示す説明図である。命令記憶部１１は、実施の形態
１の命令記憶部５と同様に、ＲＯＭ等の固定記憶素子を
用いて構成され、内部には、予め、各処理を実行するた
めの一連の命令コードが格納されている。しかし、命令
記憶部５と異なり、つぎのアドレス以外の他のアドレス
への分岐命令が記述されており、一部または全ての命令
コードが複数のメッセージで共有される。

【００４９】図の例では、メッセージＡを実行する命令
コードは、実施の形態１と同様にアドレスｍ，ｍ＋１，
ｍ＋２に格納される。メッセージＢを実行する命令コー
ドは、アドレスｎ，ｎ＋２に格納され、メッセージＣを
実行する命令コードは、アドレスｎ＋１，ｎ＋２に格納
され、メッセージＤを実行する命令コードは、アドレス
ｋ，ｋ＋１，ｋ＋２およびｍ，ｍ＋１，ｍ＋２に格納さ
れる。このように、メッセージＢ，Ｃは命令コードを一
部共有し、また、メッセージＤはメッセージＡの命令コ
ードを全て含む。アドレスｎおよびアドレスｋ＋２に
は、分岐を指示する分岐命令が書き込まれる。また、メ
ッセージを実行する命令コード（一連の命令コード）の
最後には、一連の命令コードの最後であることを示すｅ
ｎｄコードが書き込まれる。

【００５０】メッセージＡの処理は、実施の形態１と同
様に実行される。メッセージＢの処理においては、アド
レス生成部１３が命令記憶部１１にアドレス値ｎを出力
し、命令記憶部１１がアドレスｎから命令コードをデコ
ーダ１２に出力する。ここで、アドレスｎに書き込まれ
たアドレスｎ＋２への分岐命令により、デコーダ１２が
アドレス生成部１３に対してアドレスｎ＋２へのアドレ
ス変更指示を送る。アドレス変更指示を受け取ったアド
レス生成部１３は、つぎのアドレス値としてｎ＋２を命
令記憶部１１に出力する。

【００５１】メッセージＣの処理においては、アドレス
生成部１３が初期値としてｎ＋１を出力し、続いてｎ＋
２を出力する。メッセージＤの処理においては、アドレ
ス生成部１３がｋ〜ｋ＋２へと順次アドレス値を出力
し、これに応じて、命令記憶部１１が命令コードを出力
する。アドレスｋ＋２からアドレスｍへの分岐命令が出
力されると、デコーダ１２が、アドレス生成部１３にア
ドレスｍへのアドレス変更指示を送る。アドレス変更指
示を受け取ったアドレス生成部１３は、アドレス値をｍ
に変更し、以下順次インクリメントしてアドレス値を出
力する。なお、アドレス生成部１３は、本発明の判定手
段に対応し、デコーダ１２およびアドレス生成部１３
は、本発明の読み出し手段に対応する。

【００５２】以上の構成において、実施の形態２の動作
について、図６のフローチャートを参照して説明する。
図６は、実施の形態２にかかるプロセッサの動作の流れ
示すフローチャートである。なお、基本的な動作は、実
施の形態１と同様であるので、図３と同一の部分には、
同一の符号を付して、その説明を省略し、異なる部分に
ついてのみ説明する。実施の形態２にかかるプロセッサ
の動作においては、ステップＳ４の後、ステップＳ４で
解読した命令コードに分岐命令が記述されているか否か
を判定する（Ｓ１１）。分岐命令が記述されていない場
合は、ステップＳ５に進み、分岐命令が記述されている
場合は、ステップＳ２に戻り、分岐命令で指示されたア
ドレス値を生成する。

【００５３】前述したように、実施の形態２によれば、
アドレス判定，アドレス値生成の回数を削減し、パイプ
ライン処理を用いるため、全体の処理時間を短縮でき、
また、一連の命令コード中に分岐命令を有し、命令コー
ドを複数のメッセージで共有するため、命令記憶部１１
の記憶領域の削減、すなわち、回路規模の低減を実現す
ることができる。実施の形態２は、メッセージ（処理）
の種類が多く、かつ、類似した処理を必要とするアプリ
ケーションにおいて有効である。

【００５４】実施の形態３．本発明の実施の形態３は、
実施の形態１または２において、さらに、命令記憶部に
記憶される命令コードおよびアドレス生成部の処理内容
を外部から変更可能にしたものである。図７は、実施の
形態３にかかるプロセッサの概略構成を示すブロック図
である。なお、実施の形態３は、実施の形態１，２と基
本的に同様の構成であるので、図１，３と同一の部分に
ついては、同一の符号を付して、その説明を省略し、異
なる部分についてのみ説明する。

【００５５】実施の形態３にかかるプロセッサは、実施
の形態１，２にかかる命令記憶部５，１１およびアドレ
ス生成部７，１３に代えて、命令記憶部２１およびアド
レス生成部２３を備えている。アドレス生成部２３は、
その処理内容の設定または変更を指示する変換情報２４
に従い、メッセージのコードと命令記憶部２１のアドレ
スとを対応させる生成基準（テーブル等）を設定または
変更する。アドレス生成部２３の構成としては、たとえ
ば、不揮発性のＲＡＭを備えるようにしてもよいし、通
常のＲＡＭを備え、プロセッサの立ち上げ時、すなわ
ち、実使用開始前に、変換情報２４に従い、メッセージ
のコードに対応するアドレスの値を書き込むようにして
もよい。

【００５６】また、命令記憶部２１は、記憶する命令コ
ードの設定または変更を指示するコード内容情報２５に
従い、格納する命令コードの内容およびアドレス位置を
設定または変更する。命令記憶部２１の構成としては、
たとえば、アドレス生成部２３と同様に、不揮発性のＲ
ＡＭを備えるようにしてもよいし、通常のＲＡＭを備
え、プロセッサの立ち上げ時、すなわち、実使用開始前
に、コード内容情報２５に従い、命令コードを所望のア
ドレスに書き込むようにしてもよい。なお、命令記憶部
２１は、本発明の命令変更手段に対応し、アドレス生成
部２３は、本発明の判定変更手段に対応する。

【００５７】以上の構成において、実施の形態３の動作
について図８のフローチャートを参照して説明する。図
８は、実施の形態３にかかる命令記憶部２１およびアド
レス生成部２３の設定，変更動作の流れを示すフローチ
ャートである。実施の形態３にかかる命令記憶部２１お
よびアドレス生成部２３の設定，変更動作において、ア
ドレス生成部２３は、変換情報２４を入力し（Ｓ２
１）、記憶する生成基準の設定，変更を行なう（Ｓ２
２）。一方、命令記憶部２１は、コード内容情報２５を
入力し（Ｓ２３）、記憶する命令コードの設定，変更を
行なう（Ｓ２４）。なお、この設定，変更以外の動作に
ついては、実施の形態１，２と同一であるので、その説
明を省略する。

【００５８】前述したように、実施の形態３によれば、
実施の形態１，２と同様の効果が得られ、また、アドレ
ス生成部２３がアドレスを判定するための基準、およ
び、命令記憶部２１が記憶する命令コードを、外部から
変更できるため、プロセッサを適用するアプリケーショ
ンが変わり、処理内容を変更したい場合等に柔軟に対応
することができる。

【００５９】実施の形態４．本発明の実施の形態４は、
実施の形態３において、さらに、メモリ３に保持された
演算部２の実行結果からメッセージを生成するメッセー
ジ再生部を設け、メッセージ記憶部およびメッセージ再
生部と外部インタフェースとの間にメッセージ変換部を
設けることにより、外部とのやり取りをメッセージ単位
で実行可能とするものである。また、メッセージ記憶部
とメッセージ再生部に、メッセージの優先度に応じて処
理を行なう優先処理機能を備え、高速処理が必要なメッ
セージを優先的に処理および出力できるようにしたもの
である。

【００６０】図９は、実施の形態４にかかるプロセッサ
の概略構成を示すブロック図である。なお、基本的な構
成は、実施の形態３と同様につき、図７と同一の部分に
は、同一の符号を付して、その説明を省略し、異なる部
分についてのみ説明する。実施の形態４にかかるプロセ
ッサは、実施の形態３のメッセージ記憶部１に代えて、
メッセージ記憶部３１を備え、さらに、メモリ３または
レジスタ４に記憶された演算部２の実行結果からメッセ
ージを生成するメッセージ再生部３２と、外部からの処
理要求を内部処理可能なメッセージのコードに変換し、
内部からのメッセージを外部処理可能なフォーマットに
変換するメッセージ変換部３３と、外部との接続のため
の物理インタフェースを供給する外部インタフェース３
４と、を備えている。バス８は、演算部２，メモリ３，
レジスタ４，メッセージ記憶部３１およびメッセージ再
生部３２を通信可能に接続する。

【００６１】図１０は、図９に示したメッセージ記憶部
３１の概略構成を示すブロック図である。メッセージ記
憶部３１は、メッセージ変換部３３からのメッセージを
入力し、入力したメッセージのコードから優先度（処理
の優先度）を判定するメッセージ検出部４１と、優先度
に応じてクラス分けされた領域を有するクラスバッファ
４３と、メッセージ変換部３３からのメッセージを入力
し、メッセージ検出部４１の判定結果に基いてクラスバ
ッファ４３の対応する領域に書き込む選別スイッチ４２
と、クラスバッファ４３のいずれの領域からのメッセー
ジを出力するかを選択する選択部４７と、クラスバッフ
ァ４３の優先度の高いメッセージ用の領域から順にメッ
セージが記憶されているか否かを判定してメッセージを
読み出し、読み出したメッセージが出力されるような選
択が行なわれるように選択部４７を制御する優先読み出
し部４６と、を備えている。

【００６２】優先度は２段階であり、クラスバッファ４
３は、優先度の高いメッセージを記憶するための高優先
領域４４および優先度の低いメッセージを記憶するため
の低優先領域４５を有している。外部からの処理要求が
外部インタフェース３４を介して入力されると、メッセ
ージ変換部３３は、この処理要求を、内部処理可能なメ
ッセージのコードに変換してメッセージ記憶部３１に出
力する。メッセージ検出部４１は、メッセージ変換部３
３からのメッセージを入力し、メッセージの優先度を判
定し、判定結果を示す信号を選別スイッチ４２に出力す
る。

【００６３】メッセージの優先度の判定は、たとえば、
メッセージのコードに優先度の情報が含まれていれば、
これを読み取ることにより行なってもよいし、メッセー
ジのコードと優先度とを対応させる基準を記憶してお
き、これを用いて行なってもよい。選別スイッチ４２
は、メッセージ変換部３３からのメッセージおよびメッ
セージ検出部４１からの判定結果を示す信号を入力し、
入力したメッセージが優先度の高いメッセージであれば
高優先領域４４に、優先度の低いメッセージであれば低
優先領域４５に書き込む。

【００６４】選択部４７は、クラスバッファ４３のいず
れの領域からのメッセージを出力するかを選択し、アド
レス生成部２３に出力する。優先読み出し部４６は、ア
ドレス生成部２３からメッセージの読み出し要求があっ
た場合、高優先領域４４にメッセージが記憶されている
か否かを判定し、高優先領域４４にメッセージが一つで
もあれば、高優先領域４４からメッセージを読み出し、
高優先領域４４にメッセージが全くなければ、低優先領
域４５からメッセージを読み出す。すなわち、記憶され
たメッセージのうちで、最も優先度の高いものを読み出
す。そして、読み出したメッセージが出力されるような
選択が行なわれるように制御する信号を選択部４７に出
力する。

【００６５】図１１は、図９に示したメッセージ再生部
３２の概略構成を示すブロック図である。メッセージ再
生部３２は、メモリ３またはレジスタ４に記憶された演
算部２の実行結果からメッセージを生成するメッセージ
生成部５１と、メッセージ生成部５１が生成したメッセ
ージを入力し、入力したメッセージのコードから優先度
を判定するメッセージ検出部５２と、優先度に応じてク
ラス分けされた領域を有するクラスバッファ５４と、メ
ッセージ生成部５１が生成したメッセージを入力し、メ
ッセージ検出部５２の判定結果に基いてクラスバッファ
５４の対応する領域に書き込む選別スイッチ５３と、ク
ラスバッファ５４のいずれの領域からのメッセージを出
力するかを選択する選択部５８と、クラスバッファ５４
の優先度の高いメッセージ用の領域から順にメッセージ
が記憶されているか否かを判定してメッセージを読み出
し、読み出したメッセージが出力されるような選択が行
なわれるように選択部５８を制御する優先読み出し部５
７と、を備えている。

【００６６】クラスバッファ５４は、優先度の高いメッ
セージを記憶するための高優先領域５５および優先度の
低いメッセージを記憶するための低優先領域５６を有し
ている。メッセージ生成部５１は、デコーダ６または１
２がｅｎｄコードを検出した際に出力する信号を入力
し、処理中のメッセージによる一連の命令の実行が終了
する時間を判定し、最後の命令の実行結果がメモリ３ま
たはレジスタ４に書き込まれた後のタイミングで、それ
らの実行結果を読み込み、読み込んだ実行結果の内容に
応じたメッセージを生成する。

【００６７】実行する処理によって、読み込むべきメモ
リ３またはレジスタ４のアドレスが異なるが、予め、メ
ッセージ記憶部３１から出力されて処理されるメッセー
ジの内容を、内部バス８を介してメッセージ記憶部３１
のクラスバッファ４３から入力し、読み込むべきメモリ
３またはレジスタ４のアドレスを識別することができ
る。メッセージ検出部５２，選別スイッチ５３，クラス
バッファ５４，高優先領域５５，低優先領域５６，優先
読み出し部５７および選択部５８は、メッセージ記憶部
３１のメッセージ検出部４１，選別スイッチ４２，クラ
スバッファ４３，高優先領域４４，低優先領域４５，優
先読み出し部４６，選択部４７と、それぞれ同様の構成
を持ち、同様の動作を行なう。

【００６８】メッセージ検出部５２は、メッセージ生成
部５１が生成したメッセージを入力し、メッセージの優
先度を判定し、判定結果を示す信号を選別スイッチ５３
に出力する。メッセージの優先度の判定は、たとえば、
メッセージのコードに優先度の情報が含まれていれば、
これを読み取ることにより行なってもよいし、メッセー
ジのコードと優先度とを対応させる基準を記憶してお
き、これを用いて行なってもよい。選別スイッチ５３
は、メッセージ生成部５１が生成したメッセージおよび
メッセージ検出部５２からの判定結果を示す信号を入力
し、入力したメッセージが優先度の高いメッセージであ
れば高優先領域５５に、優先度の低いメッセージであれ
ば低優先領域５６に書き込む。

【００６９】選択部５８は、クラスバッファ５４のいず
れの領域からのメッセージを出力するかを選択し、メッ
セージ変換部３３に出力する。優先読み出し部５７は、
外部インタフェース３４およびメッセージ変換部３３を
介して外部から読み出し要求があった場合、高優先領域
５５にメッセージが記憶されているか否かを判定し、高
優先領域５５にメッセージが一つでもあれば、高優先領
域５５からメッセージを読み出し、高優先領域５５にメ
ッセージが全くなければ、低優先領域５６からメッセー
ジを読み出す。すなわち、記憶されたメッセージのうち
で、最も優先度の高いものを読み出す。そして、読み出
したメッセージが出力されるような選択が行なわれるよ
うに制御する信号を選択部５８に出力する。

【００７０】メッセージ変換部３３は、メッセージ再生
部３２の選択部５８からのメッセージを入力して外部処
理可能なフォーマットに変換し、外部インタフェース３
４を介して外部に出力する。なお、メッセージ記憶部３
１は、本発明のメッセージ記憶手段に対応し、メモリ３
およびレジスタ４は、本発明の結果記憶手段に対応し、
メッセージ再生部３２は、本発明のメッセージ生成手段
に対応し、メッセージ検出部５２，選別スイッチ５３お
よびクラスバッファ５４は、本発明の再生メッセージ記
憶手段に対応する。

【００７１】以上の構成において、実施の形態４の動作
について、図１２，１３，１４のフローチャートを参照
して説明する。メッセージ記憶部３１は、メッセージ変
換部３３からメッセージを受け取ると、受け取ったメッ
セージを記憶するメッセージ記憶動作を実行する。図１
２は、メッセージ記憶部３１のメッセージ記憶動作の流
れ示すフローチャートである。メッセージ記憶部３１の
メッセージ記憶動作においては、まず、メッセージ変換
部３３からのメッセージが入力され（Ｓ３１）、入力さ
れたメッセージの優先度が判定される（Ｓ３２）。続い
て、優先度が高いと判定されたメッセージは高優先領域
４４に、優先度が低いと判定されたメッセージは低優先
領域４５に記憶される（Ｓ３３）。

【００７２】また、メッセージ記憶部３１は、アドレス
生成部２３から読み出し要求があると、前述したメッセ
ージ記憶動作により記憶したメッセージを読み出す読み
出し動作を実行する。図１３は、メッセージ記憶部３１
のメッセージ読み出し動作の流れ示すフローチャートで
ある。メッセージ記憶部３１のメッセージ読み出し動作
においては、まず、高優先領域４４にメッセージが存在
するか否かの判定が行われる（Ｓ４１）。高優先領域４
４にメッセージが存在する場合には高優先領域４４から
のメッセージの読み出しが行なわれる（Ｓ４２）。一
方、高優先領域４４にメッセージが存在しない場合には
低優先領域４５からのメッセージの読み出しが行なわれ
る（Ｓ４３）。すなわち、優先度の高いメッセージから
読み出されて処理されることになる。

【００７３】また、メッセージ再生部３２は、メッセー
ジの処理が終了するタイミング、すなわち、演算部２に
よる一連の命令コードの実行が終了するタイミングで、
一連の命令コードの実行結果に対応するメッセージを生
成して記憶するメッセージ記憶動作を実行する。図１４
は、メッセージ再生部３２のメッセージ記憶動作の流れ
示すフローチャートである。メッセージ再生部３２のメ
ッセージ記憶動作においては、まず、一連の命令コード
の実行が終了するまで待機状態となる（Ｓ５１）。一連
の命令コードの実行が終了すると、メモリ３またはレジ
スタ４に書き込まれた実行結果に基いて、メッセージが
生成され（Ｓ５２）、生成されたメッセージの優先度が
判定される（Ｓ５３）。優先度が高いと判定されたメッ
セージは高優先領域５５に、優先度が低いと判定された
メッセージは低優先領域５６に記憶される（Ｓ５４）。

【００７４】また、メッセージ再生部３２は、外部から
の読み出し要求があると、前述したメッセージ記憶動作
により記憶したメッセージを読み出す読み出し動作を実
行する。メッセージ再生部３２の読み出し動作は、メッ
セージ記憶部３１の読み出し動作と同様である。すなわ
ち、高優先領域５５にメッセージが存在するか否かの判
定が行われ、高優先領域５５にメッセージが存在する場
合には高優先領域５５からのメッセージの読み出しが行
なわれ、高優先領域５５にメッセージが存在しない場合
には低優先領域５６からのメッセージの読み出しが行な
われる。なお、前述したメッセージ再生部３２およびメ
ッセージ記憶部３１の動作以外の動作については、実施
の形態３と同一であるので、その説明を省略する。

【００７５】前述したように、実施の形態４によれば、
実施の形態３と同様の効果が得られ、また、メッセージ
記憶部３１が、入力されるメッセージの優先処理を行な
い、高速処理が必要な処理が優先的に実行されるため、
様々な処理速度要求の混在するシステムにプロセッサが
適用される場合において、システム全体の処理能力を向
上させることができる。また、メッセージ再生部３２が
処理結果を基にメッセージを生成し、外部とのやり取り
がメッセージ単位となるため、処理結果の外部への出力
に際し、外部からのアクセス回数を減らすことができ、
プロセッサが適用されるシステム全体の処理能力を向上
させることができる。

【００７６】さらに、メッセージ再生部３２が、生成し
たメッセージの優先処理を行うため、様々な処理速度要
求の混在するシステムにプロセッサが適用される場合に
おいて、さらにシステム全体の処理能力を向上させるこ
とができる。なお、実施の形態４では、説明の簡単のた
めに、優先度が２種類の例を示したが、３種類以上とし
てもよく、優先度の種類を多くすれば、よりきめ細かい
優先度管理が可能となる。

【００７７】

【発明の効果】以上説明したとおり、この発明によれ
ば、命令記憶手段が、予め、一連の命令を、所望の処理
が行なわれるようなアドレス順で、換言すれば、命令の
実行順に応じたアドレス順で記憶し、判定手段が、メッ
セージを入力し、このメッセージに対応する一連の命令
が記憶されている命令記憶手段のアドレスを判定し、読
み出し手段が、このアドレスから、命令を順次読み出
し、実行手段が、読み出し手段が読み出した命令を実行
する。これにより、各命令ごとにアドレス判定を行なう
必要がなくなり、アドレス順で一連の命令を読み出すこ
とができるため、処理時間を短縮することができる、と
いう効果を奏する。

【００７８】つぎの発明によれば、命令記憶手段が、異
なるメッセージに対応した命令が全て異なるアドレスに
格納されるように、すなわち、メッセージごとに別個
に、一連の命令を記憶する。これにより、一度アドレス
判定を行なえば、あとはアドレス順で一連の命令を全て
読み出すことができるため、さらに処理時間を短縮する
ことができる、という効果を奏する。

【００７９】つぎの発明によれば、命令記憶手段が、記
憶する一連の命令中に次のアドレス以外のアドレスへの
分岐命令を有し、読み出し手段が、分岐命令を読み出し
た場合、分岐先のアドレスから命令をアドレス順に読み
出す。これにより、複数のメッセージに対応する命令
を、これらのメッセージで共有することができるため、
処理時間を短縮しつつ、記憶領域を削減し、回路規模を
低減することができる、という効果を奏する。

【００８０】つぎの発明によれば、命令変更手段によ
り、命令記憶手段の記憶内容を変更し、読み出し手段に
より、アドレスを判定するための基準を変更することが
できるため、演算処理装置を適用するアプリケーション
が変わり、処理内容を変更したい場合等に、柔軟に対応
することが可能となる、という効果を奏する。

【００８１】つぎの発明によれば、メッセージ記憶手段
が、外部からメッセージを順次入力し、メッセージの優
先度に応じた領域に記憶し、優先度の高い領域に記憶し
たメッセージから優先的に読み出し手段に出力する。こ
れにより、高速処理が必要なものから優先的に処理され
るため、様々な処理速度要求が混在したシステムにおい
て、システム全体の処理能力を向上させることができ
る、という効果を奏する。

【００８２】つぎの発明によれば、結果記憶手段が実行
手段の実行結果を記憶し、メッセージ生成手段が、結果
記憶手段に記憶された１または２以上の実行結果に基い
て一つのメッセージを生成して外部に出力する。これに
より、外部とのやり取りが、各命令単位ではなく、メッ
セージ単位となるため、外部からのアクセス回数を減ら
すことができ、システム全体の処理能力を向上させるこ
とができる、という効果を奏する。

【００８３】つぎの発明によれば、メッセージ生成手段
が、生成したメッセージを優先度に応じた領域に記憶す
る再生メッセージ記憶手段を有し、優先度の高い領域に
記憶されたメッセージから優先的に外部に出力する。こ
れにより、高速処理が必要なものから優先的に出力され
るため、様々な処理速度要求が混在したシステムにおい
て、システム全体の処理能力を向上させることができ
る、という効果を奏する。

【００８４】つぎの発明によれば、判定工程で、一連の
命令を表すメッセージを入力し、このメッセージに対応
する一連の命令が記憶されている命令記憶手段のアドレ
スを判定し、読み出し工程で、判定工程で判定されたア
ドレスから、命令をアドレス順で読み出し、実行工程
で、読み出し工程で読み出された命令を実行する。これ
により、各命令ごとにアドレス判定を行なう必要がなく
なり、アドレス順で一連の命令を読み出すことができる
ため、処理時間を短縮することができる、という効果を
奏する。

【００８５】つぎの発明によれば、読み出し工程で、前
記分岐命令を読み出した場合、分岐先のアドレスから命
令をアドレス順に読み出す。これにより、複数のメッセ
ージに対応する命令を、これらのメッセージで共有する
ことができるため、処理時間を短縮しつつ、記憶領域を
削減し、回路規模を低減することができる、という効果
を奏する。

【００８６】つぎの発明によれば、命令変更工程で、命
令記憶手段の記憶内容を変更ことができるため、演算処
理装置を適用するアプリケーションが変わり、処理内容
を変更したい場合等に、柔軟に対応することが可能とな
る、という効果を奏する。

【００８７】つぎの発明によれば、メッセージ記憶工程
で、外部からメッセージを入力し、メッセージの優先度
に応じて記憶し、記憶したメッセージの内で優先度の高
いメッセージから優先的に出力し、判定工程で、メッセ
ージ記憶工程で出力されたメッセージを入力してアドレ
ス判定する。これにより、高速処理が必要なものから優
先的に処理されるため、様々な処理速度要求が混在した
システムにおいて、システム全体の処理能力を向上させ
ることができる、という効果を奏する。

【００８８】つぎの発明によれば、結果記憶工程で、実
行工程での実行結果を記憶し、メッセージ生成工程で、
結果記憶工程で記憶された１または２以上の実行結果に
基いて一つのメッセージを生成する。これにより、外部
とのやり取りを、各命令単位ではなく、メッセージ単位
とすることができるため、外部からのアクセス回数を減
らすことができ、システム全体の処理能力を向上させる
ことができる、という効果を奏する。

【００８９】つぎの発明によれば、再生メッセージ記憶
工程で、メッセージ生成工程で生成したメッセージを優
先度に応じて記憶し、記憶したメッセージの内で優先度
の高いメッセージから優先的に外部に出力する。これに
より、高速処理が必要なものから優先的に出力されるた
め、様々な処理速度要求が混在したシステムにおいて、
システム全体の処理能力を向上させることができる、と
いう効果を奏する。

【図面の簡単な説明】

【図１】 本発明の実施の形態１にかかるプロセッサの
概略構成を示すブロック図である。

【図２】 図１に示した実施の形態１にかかる命令記憶
部の構成を示す説明図である。

【図３】 実施の形態１にかかるプロセッサの動作の流
れ示すフローチャートである。

【図４】 本発明の実施の形態２にかかるプロセッサの
概略構成を示すブロック図である。

【図５】 図４に示した実施の形態２にかかる命令記憶
部の構成を示す説明図である。

【図６】 実施の形態２にかかるプロセッサの動作の流
れ示すフローチャートである。

【図７】 本発明の実施の形態３にかかるプロセッサの
概略構成を示すブロック図である。

【図８】 実施の形態３にかかる命令記憶部およびアド
レス生成部の動作の流れを示すフローチャートである。

【図９】 本発明の実施の形態４にかかるプロセッサの
概略構成を示すブロック図である。

【図１０】 図９に示した実施の形態４にかかるメッセ
ージ記憶部の概略構成を示すブロック図である。

【図１１】 図９に示した実施の形態４にかかるメッセ
ージ再生部の概略構成を示すブロック図である。

【図１２】 実施の形態４にかかるメッセージ記憶部の
メッセージ記憶動作の流れ示すフローチャートである。

【図１３】 実施の形態４にかかるメッセージ記憶部の
メッセージ読み出し動作の流れ示すフローチャートであ
る。

【図１４】 実施の形態４にかかるメッセージ再生部の
動作の流れ示すフローチャートである。

【図１５】 従来における演算処理装置の概略構成を示
すブロック図である。

【図１６】 従来における演算処理装置の動作の流れを
示すフローチャートである。

【符号の説明】

１，３１ メッセージ記憶部、２ 演算部、３ メモ
リ、４ レジスタ、５，１１，２１ 命令記憶部、６，
１２ デコーダ、７，１３，２３ アドレス生成部、８
内部バス、２４ 変換情報、２５ コード内容情報、
３２ メッセージ再生部、３３ メッセージ変換部、３
４ 外部インタフェース、４１，５２ メッセージ検出
部、４２，５３ 選別スイッチ、４３，５４ クラスバ
ッファ、４４，５５ 高優先領域、４５，５６ 低優先
領域、４６，５７ 優先読み出し部、４７，５８ 選択
部、５１ メッセージ生成部。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B022 AA00 BA00 CA07 EA02 EA03 FA01 5B033 AA04 AA06 AA13 BE05 CA02 EA17

Claims (13)

【特許請求の範囲】
1. 【請求項１】 複数種類の処理を行なう演算処理装置に
   おいて、 予め、各処理に対応する一連の命令を、所望の処理が行
   なわれるようなアドレス順で記憶する命令記憶手段と、 前記一連の命令を表すメッセージを入力し、このメッセ
   ージに対応する一連の命令が記憶されている前記命令記
   憶手段のアドレスを判定する判定手段と、 前記判定手段が判定したアドレスから命令を順次読み出
   す読み出し手段と、 前記読み出し手段が読み出した命令を実行する実行手段
   と、 を具備することを特徴とする演算処理装置。
2. 【請求項２】 前記命令記憶手段は、異なるメッセージ
   に対応した命令が全て異なるアドレスに格納されるよう
   に、前記一連の命令を記憶することを特徴とする請求項
   １に記載の演算処理装置。
3. 【請求項３】 前記命令記憶手段は、記憶する前記一連
   の命令中に次のアドレス以外のアドレスへの分岐命令を
   有し、前記読み出し手段は、前記分岐命令を読み出した
   場合、分岐先のアドレスから命令を順次読み出すことを
   特徴とする請求項１に記載の演算処理装置。
4. 【請求項４】 さらに、前記命令記憶手段の記憶内容を
   変更するための命令変更手段と、 前記読み出し手段がアドレスを判定するための基準を変
   更するための判定変更手段と、 を具備することを特徴とする請求項１，２または３に記
   載の演算処理装置。
5. 【請求項５】 さらに、外部から前記メッセージを順次
   入力し、メッセージの優先度に応じた領域に記憶し、優
   先度の高い領域に記憶したメッセージから優先的に前記
   読み出し手段に出力するメッセージ記憶手段を具備する
   ことを特徴とする請求項１〜４のいずれか一つに記載の
   演算処理装置。
6. 【請求項６】 さらに、前記実行手段の実行結果を記憶
   する結果記憶手段と、 前記結果記憶手段に記憶された１または２以上の実行結
   果に基いて一つのメッセージを生成して外部に出力する
   メッセージ生成手段と、 を具備することを特徴とする請求項１〜５のいずれか一
   つに記載の演算処理装置。
7. 【請求項７】 前記メッセージ生成手段は、生成したメ
   ッセージを優先度に応じた領域に記憶する再生メッセー
   ジ記憶手段を有し、優先度の高い領域に記憶されたメッ
   セージから優先的に外部に出力することを特徴とする請
   求項６に記載の演算処理装置。
8. 【請求項８】 複数種類の処理の各処理に対応する一連
   の命令を、所望の処理が行なわれるようなアドレス順で
   記憶した命令記憶手段を備えた演算処理装置における演
   算処理方法であって、 前記一連の命令を表すメッセージを入力し、このメッセ
   ージに対応する一連の命令が記憶されている前記命令記
   憶手段のアドレスを判定する判定工程と、 前記判定工程で判定されたアドレスから、命令を順次読
   み出す読み出し工程と、 前記読み出し工程で読み出された命令を実行する実行工
   程と、 を含むことを特徴とする演算処理方法。
9. 【請求項９】 前記命令記憶手段は、記憶する前記一連
   の命令中に次のアドレス以外のアドレスへの分岐命令を
   有し、前記読み出し工程では、前記分岐命令を読み出し
   た場合、分岐先のアドレスから命令を順次読み出すこと
   を特徴とする請求項８に記載の演算処理方法。
10. 【請求項１０】 さらに、前記命令記憶手段の記憶内容
    を変更する命令変更工程を含むことを特徴とする請求項
    ８または９に記載の演算処理方法。
11. 【請求項１１】 さらに、外部から前記メッセージを入
    力し、メッセージの優先度に応じて記憶し、記憶したメ
    ッセージの内で優先度の高いメッセージから優先的に出
    力するメッセージ記憶工程を含み、前記判定工程では、
    前記メッセージ記憶工程で出力されたメッセージを入力
    することを特徴とする請求項８，９または１０に記載の
    演算処理方法。
12. 【請求項１２】 さらに、前記実行工程での実行結果を
    記憶する結果記憶工程と、 前記結果記憶工程で記憶された１または２以上の実行結
    果に基いて一つのメッセージを生成するメッセージ生成
    工程と、 を含むことを特徴とする請求項８〜１１のいずれか一つ
    に記載の演算処理方法。
13. 【請求項１３】 さらに、前記メッセージ生成工程で生
    成されたメッセージを優先度に応じて記憶し、記憶した
    メッセージの内で優先度の高いメッセージから優先的に
    外部に出力する再生メッセージ記憶工程を含むことを特
    徴とする請求項１２に記載の演算処理方法。