JPH1185463A - 演算ネットワーク装置 - Google Patents
演算ネットワーク装置Info
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- JPH1185463A JPH1185463A JP9235640A JP23564097A JPH1185463A JP H1185463 A JPH1185463 A JP H1185463A JP 9235640 A JP9235640 A JP 9235640A JP 23564097 A JP23564097 A JP 23564097A JP H1185463 A JPH1185463 A JP H1185463A
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- data
- arithmetic
- control
- arithmetic processing
- mode control
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Abstract
(57)【要約】
【課題】 ＣＰＵまたはコントローラを介在させること
無しに、データの設定時間を速くし、総合的な演算処理
時間を速くし、演算処理モードを連続して変更するため
の演算ネットワーク装置を得る。 【解決手段】 入力メモリに演算処理データと演算処理
モード制御データを同時に格納し、制御ビットにて演算
処理モード制御データを区別して、演算処理モード制御
データを設定する。
無しに、データの設定時間を速くし、総合的な演算処理
時間を速くし、演算処理モードを連続して変更するため
の演算ネットワーク装置を得る。 【解決手段】 入力メモリに演算処理データと演算処理
モード制御データを同時に格納し、制御ビットにて演算
処理モード制御データを区別して、演算処理モード制御
データを設定する。
Description
【０００１】
【発明の属する技術分野】この発明はフレキシブルに演
算器の接続構成と演算器の機能を変更できる演算ネット
ワーク装置において、複数の演算器を用いたパイプライ
ン処理によりメモリから連続的に出力される大量のデー
タを演算処理し結果をメモリに格納し、かつＣＰＵを介
在させることなく演算器の接続構成と演算器の機能を連
続して変更しながら演算する演算ネットワークを構成す
る装置に関するものである。
算器の接続構成と演算器の機能を変更できる演算ネット
ワーク装置において、複数の演算器を用いたパイプライ
ン処理によりメモリから連続的に出力される大量のデー
タを演算処理し結果をメモリに格納し、かつＣＰＵを介
在させることなく演算器の接続構成と演算器の機能を連
続して変更しながら演算する演算ネットワークを構成す
る装置に関するものである。
【０００２】
【従来の技術】図７は、従来の演算ネットワーク装置を
示すブロック図で、例えば、１は演算処理データを格納
しておく入力データメモリ、２，３，４，５はデータバ
ス、６，７，８，９，１０は上記データバス２，３，
４，５の中から特定のデータバスを選択するデータセレ
クタ、１１はデータセレクタ６の出力を入力とする演算
器、同様に１２，１３，１４はそれぞれデータセレクタ
７，８，９の出力を入力とする演算器、１５は演算器１
１，１２，１３，１４の出力を選択してデータバス３，
４，５へ出力するデータセレクタ、同様に１６，１７，
１８はそれぞれ演算器１１，１２，１３，１４の出力を
選択してデータバス３，４，５へ出力するデータセレク
タ、１９はデータセレクタ１０の出力を入力とし演算結
果を格納する出力データメモリ、２１は演算器１１，１
２，１３，１４及びデータセレクタ６，７，８，９，１
０，１５，１６，１７，１８を制御する制御レジスタ
群、３０は制御レジスタ群２１に初期データを設定する
ＣＰＵまたはコントローラである。また、演算器１１，
１２，１３，１４はすべて同一の機能をもった演算器で
も、異なった機能を持った演算器、例えば演算器１１は
加算器、演算器１２は乗算器のようなものでもよい。
示すブロック図で、例えば、１は演算処理データを格納
しておく入力データメモリ、２，３，４，５はデータバ
ス、６，７，８，９，１０は上記データバス２，３，
４，５の中から特定のデータバスを選択するデータセレ
クタ、１１はデータセレクタ６の出力を入力とする演算
器、同様に１２，１３，１４はそれぞれデータセレクタ
７，８，９の出力を入力とする演算器、１５は演算器１
１，１２，１３，１４の出力を選択してデータバス３，
４，５へ出力するデータセレクタ、同様に１６，１７，
１８はそれぞれ演算器１１，１２，１３，１４の出力を
選択してデータバス３，４，５へ出力するデータセレク
タ、１９はデータセレクタ１０の出力を入力とし演算結
果を格納する出力データメモリ、２１は演算器１１，１
２，１３，１４及びデータセレクタ６，７，８，９，１
０，１５，１６，１７，１８を制御する制御レジスタ
群、３０は制御レジスタ群２１に初期データを設定する
ＣＰＵまたはコントローラである。また、演算器１１，
１２，１３，１４はすべて同一の機能をもった演算器で
も、異なった機能を持った演算器、例えば演算器１１は
加算器、演算器１２は乗算器のようなものでもよい。
【０００３】従来の演算ネットワーク装置は上記のよう
に構成され、例えば、ＣＰＵまたはコントローラ３０に
より制御レジスタ群２１にセレクタ６，７，８，９，１
０，１５，１６，１７，１８及び演算器１１，１２，１
３，１４の制御データを設定する。この設定された制御
データによりセレクタ６，７，８，９，１０はデータバ
ス２，３，４，５のうち何れかを選択し、また演算器１
１，１２，１３，１４は設定された制御データにより演
算モードを決定し、さらにセレクタ１５，１６，１７，
１８は設定された制御データにより演算器１１，１２，
１３，１４のデータをデータバス２，３，４，５のいず
れに出力するかを選択することで演算ネットワークを構
成する。このように演算ネットワークを構成した後、入
力データメモリ１よりデータを出力させ、演算ネットワ
ークで演算を行い、出力データメモリ１９にデータを格
納するようになっている。
に構成され、例えば、ＣＰＵまたはコントローラ３０に
より制御レジスタ群２１にセレクタ６，７，８，９，１
０，１５，１６，１７，１８及び演算器１１，１２，１
３，１４の制御データを設定する。この設定された制御
データによりセレクタ６，７，８，９，１０はデータバ
ス２，３，４，５のうち何れかを選択し、また演算器１
１，１２，１３，１４は設定された制御データにより演
算モードを決定し、さらにセレクタ１５，１６，１７，
１８は設定された制御データにより演算器１１，１２，
１３，１４のデータをデータバス２，３，４，５のいず
れに出力するかを選択することで演算ネットワークを構
成する。このように演算ネットワークを構成した後、入
力データメモリ１よりデータを出力させ、演算ネットワ
ークで演算を行い、出力データメモリ１９にデータを格
納するようになっている。
【０００４】
【発明が解決しようとする課題】上記のように構成され
た演算ネットワーク装置では、制御レジスタ群２１に設
定するためにＣＰＵまたはコントローラ３０を介在させ
る必要がありＣＰＵまたはコントローラ３０の負荷が重
くなり、またデータの設定に時間がかかり、従って総合
的な演算処理時間が遅くなると言う問題点があった。
た演算ネットワーク装置では、制御レジスタ群２１に設
定するためにＣＰＵまたはコントローラ３０を介在させ
る必要がありＣＰＵまたはコントローラ３０の負荷が重
くなり、またデータの設定に時間がかかり、従って総合
的な演算処理時間が遅くなると言う問題点があった。
【０００５】この発明はかかる問題を解決するためにな
されたものであり、ＣＰＵまたはコントローラ３０を介
在させず、ＣＰＵまたはコントローラの負荷を軽くし、
またデータの設定時間を速くし、総合的な演算処理時間
を速くし、演算処理モードを連続して変更できることを
目的としている。
されたものであり、ＣＰＵまたはコントローラ３０を介
在させず、ＣＰＵまたはコントローラの負荷を軽くし、
またデータの設定時間を速くし、総合的な演算処理時間
を速くし、演算処理モードを連続して変更できることを
目的としている。
【０００６】
【課題を解決するための手段】第１の発明による演算ネ
ットワーク装置は、データに含まれる識別制御ビットを
解読するデコーダ回路を有し、このデコード結果により
演算処理モード制御データの場合にはデータを制御レジ
スタに設定し、演算処理データの場合には演算を行い、
出力された演算結果データに、次の演算処理に必要な演
算処理モード制御データを付加する回路を付加したもの
である。
ットワーク装置は、データに含まれる識別制御ビットを
解読するデコーダ回路を有し、このデコード結果により
演算処理モード制御データの場合にはデータを制御レジ
スタに設定し、演算処理データの場合には演算を行い、
出力された演算結果データに、次の演算処理に必要な演
算処理モード制御データを付加する回路を付加したもの
である。
【０００７】また、第２の発明による演算ネットワーク
装置は、データに含まれる識別制御ビットと実行制御ビ
ットを認識するデコーダ回路を有し、このデコード結果
により演算処理モード制御データの場合にはデータを制
御レジスタに設定し、演算処理データの場合には演算を
行い、使用した実行制御ビットをクリアし、次の演算処
理に必要な実行制御ビットをセットする回路を付加した
ものである。
装置は、データに含まれる識別制御ビットと実行制御ビ
ットを認識するデコーダ回路を有し、このデコード結果
により演算処理モード制御データの場合にはデータを制
御レジスタに設定し、演算処理データの場合には演算を
行い、使用した実行制御ビットをクリアし、次の演算処
理に必要な実行制御ビットをセットする回路を付加した
ものである。
【０００８】また、第３の発明による演算ネットワーク
装置は、使用した演算処理モード制御データを削除する
ためにメモリアドレス制御回路を付加したものである。
装置は、使用した演算処理モード制御データを削除する
ためにメモリアドレス制御回路を付加したものである。
【０００９】
実施の形態１．図１はこの発明の実施の形態１を示すブ
ロック図であり、図において１〜１９，２１は従来の装
置と同一のものである。２０は入力メモリ１から出力さ
れたデータの識別制御ビットを解読しデータの流れを制
御するデコーダ回路、２２は次に実行する演算処理モー
ドを記憶してある演算処理モード制御データメモリ、２
３は演算処理データを演算した演算結果データと上記演
算処理モード制御データメモリ２２から出力されたデー
タとを切り換えるセレクタである。
ロック図であり、図において１〜１９，２１は従来の装
置と同一のものである。２０は入力メモリ１から出力さ
れたデータの識別制御ビットを解読しデータの流れを制
御するデコーダ回路、２２は次に実行する演算処理モー
ドを記憶してある演算処理モード制御データメモリ、２
３は演算処理データを演算した演算結果データと上記演
算処理モード制御データメモリ２２から出力されたデー
タとを切り換えるセレクタである。
【００１０】図２はこの発明の実施の形態１の入力デー
タメモリの構成を示す構成図であり、２４は当該メモリ
ワードに含まれるデータが演算処理データであるのか演
算処理モード制御データであるのかを示す識別装置ビッ
ト、２５は前記識別制御ビットによって内容が異なる演
算処理データまたは演算処理モード制御データである。
また、演算処理モード制御データは被制御対象が必要と
するデータ数に対応するため、ｎワード分確保する。ま
た、データと識別制御ビットの並び方はデコーダ回路２
０が識別できれば任意に決めることができる。
タメモリの構成を示す構成図であり、２４は当該メモリ
ワードに含まれるデータが演算処理データであるのか演
算処理モード制御データであるのかを示す識別装置ビッ
ト、２５は前記識別制御ビットによって内容が異なる演
算処理データまたは演算処理モード制御データである。
また、演算処理モード制御データは被制御対象が必要と
するデータ数に対応するため、ｎワード分確保する。ま
た、データと識別制御ビットの並び方はデコーダ回路２
０が識別できれば任意に決めることができる。
【００１１】前記のように構成された演算ネットワーク
装置においては、データバス２からのデータをデコーダ
回路２０に取り込み、デコーダ回路２０で識別制御ビッ
トを解読し、例えば識別制御ビットがセットされていた
場合には演算処理モード制御データであるとすると、識
別制御ビットがセットされている場合にはデータを制御
レジスタ群２１に設定し、制御レジスタ群２１の出力で
セレクタ６〜１０、１５〜１８、演算器１１〜１４の制
御データを設定する。識別制御ビットがリセットされて
いる場合には制御レジスタ群２１にはデータを設定しな
い。また、セレクタ１０から演算結果データが出力され
る前に制御データメモリ２２から、次の演算処理に必要
な演算処理モード制御データを出力し、セレクタ２３に
よりこの制御データメモリ２２の出力データを選択し、
出力データメモリ１９にデータを送出する。その後セレ
クタ２３でセレクタ１０からの演算結果データを選択
し、出力データメモリ１９にデータを送出することで、
次の演算処理に必要な演算処理モード制御データと演算
結果データを出力データメモリ１９に格納できる。演算
終了後、入力データメモリ１と出力データメモリ１９を
入れ替えることにより連続的に演算を行うことができ
る。
装置においては、データバス２からのデータをデコーダ
回路２０に取り込み、デコーダ回路２０で識別制御ビッ
トを解読し、例えば識別制御ビットがセットされていた
場合には演算処理モード制御データであるとすると、識
別制御ビットがセットされている場合にはデータを制御
レジスタ群２１に設定し、制御レジスタ群２１の出力で
セレクタ６〜１０、１５〜１８、演算器１１〜１４の制
御データを設定する。識別制御ビットがリセットされて
いる場合には制御レジスタ群２１にはデータを設定しな
い。また、セレクタ１０から演算結果データが出力され
る前に制御データメモリ２２から、次の演算処理に必要
な演算処理モード制御データを出力し、セレクタ２３に
よりこの制御データメモリ２２の出力データを選択し、
出力データメモリ１９にデータを送出する。その後セレ
クタ２３でセレクタ１０からの演算結果データを選択
し、出力データメモリ１９にデータを送出することで、
次の演算処理に必要な演算処理モード制御データと演算
結果データを出力データメモリ１９に格納できる。演算
終了後、入力データメモリ１と出力データメモリ１９を
入れ替えることにより連続的に演算を行うことができ
る。
【００１２】実施の形態２．図３はこの発明の実施の形
態２を示すブロック図であり、図において１〜１９、２
１は実施の形態１と同一のものである。２６は識別制御
ビットと実行制御ビットを解読しデータの流れを制御す
るデコーダ回路、２７はデコーダ回路２６から出力され
る演算処理モード制御データの実行制御ビットの状態を
セットしたりリセットしたりする実行制御ビット変更回
路である。
態２を示すブロック図であり、図において１〜１９、２
１は実施の形態１と同一のものである。２６は識別制御
ビットと実行制御ビットを解読しデータの流れを制御す
るデコーダ回路、２７はデコーダ回路２６から出力され
る演算処理モード制御データの実行制御ビットの状態を
セットしたりリセットしたりする実行制御ビット変更回
路である。
【００１３】図４はこの発明の実施の形態２の入力デー
タメモリの構成を示す構成図であり、２４は当該メモリ
ワードに含まれるデータが演算処理データであるのか演
算処理モード制御データであるのかを示す識別制御ビッ
ト、２５は前記識別制御ビットによって内容が異なる演
算処理データまたは演算処理モード制御データ、２８は
演算で使用する演算処理モード制御データであるのかを
示す実行制御ビットである。また、演算処理モード制御
データは被制御対象が必要とするデータ数に対応するた
めに必要な数をｎワード、また実施すべき演算処理モー
ド数をｍ回とすると、ｎ×ｍワード分確保する。また、
データと識別制御ビット及び実行制御ビットの並び方は
デコーダ回路２６が認識できれば任意に決めることがで
きる。
タメモリの構成を示す構成図であり、２４は当該メモリ
ワードに含まれるデータが演算処理データであるのか演
算処理モード制御データであるのかを示す識別制御ビッ
ト、２５は前記識別制御ビットによって内容が異なる演
算処理データまたは演算処理モード制御データ、２８は
演算で使用する演算処理モード制御データであるのかを
示す実行制御ビットである。また、演算処理モード制御
データは被制御対象が必要とするデータ数に対応するた
めに必要な数をｎワード、また実施すべき演算処理モー
ド数をｍ回とすると、ｎ×ｍワード分確保する。また、
データと識別制御ビット及び実行制御ビットの並び方は
デコーダ回路２６が認識できれば任意に決めることがで
きる。
【００１４】前記のように構成された演算ネットワーク
装置においては、データバス２からのデータをデコーダ
回路２６に取り込み、デコーダ回路２６に識別制御ビッ
トと実行制御ビットを解読し、例えば識別制御ビットが
セットされており、かつ実行制御ビットがセットされて
いた場合には必要な演算処理モード制御データであると
すると、識別制御ビットがセットされており、かつ実行
制御ビットがセットされていた場合にはデータを制御レ
ジスタ群２１に設定し、制御レジスタ群２１の出力でセ
レクタ６〜１０、１５〜１８、演算器１１〜１４の制御
データを設定し、また演算処理モード制御データを実行
制御ビット変更回路２７へ送出する。識別制御ビットが
セットされており、かつ実行制御ビットがリセットされ
ていた場合には制御レジスタ群２１にはデータを設定ぜ
ずに演算処理モード制御データを実行制御ビット変更回
路２７へ送出する。識別制御ビットがリセットされてい
る場合には制御レジスタ群２１にはデータを設定しな
い。また、実行制御ビット変更回路２７に入力された演
算処理モード制御データで実行制御ビットがセットされ
ている場合はリセットし、次に必要な演算処理モード制
御データの実行制御ビットをセットし、前述以外の実行
制御ビットは変更しない。このように実行制御ビットを
変更した演算処理モード制御データはセレクタ２３によ
り選択され出力データメモリ１９にデータを送出する。
その後セレクタ２３でセレクタ１０からの演算結果デー
タを選択し、出力データメモリ１９にデータを送出する
ことで、次の演算処理に必要な演算処理モード制御デー
タと演算結果データを出力データメモリ１９に格納す
る。演算終了後、入力データメモリ１と出力データメモ
リ１９を入れ替えることにより連続的に演算を行うこと
ができる。
装置においては、データバス２からのデータをデコーダ
回路２６に取り込み、デコーダ回路２６に識別制御ビッ
トと実行制御ビットを解読し、例えば識別制御ビットが
セットされており、かつ実行制御ビットがセットされて
いた場合には必要な演算処理モード制御データであると
すると、識別制御ビットがセットされており、かつ実行
制御ビットがセットされていた場合にはデータを制御レ
ジスタ群２１に設定し、制御レジスタ群２１の出力でセ
レクタ６〜１０、１５〜１８、演算器１１〜１４の制御
データを設定し、また演算処理モード制御データを実行
制御ビット変更回路２７へ送出する。識別制御ビットが
セットされており、かつ実行制御ビットがリセットされ
ていた場合には制御レジスタ群２１にはデータを設定ぜ
ずに演算処理モード制御データを実行制御ビット変更回
路２７へ送出する。識別制御ビットがリセットされてい
る場合には制御レジスタ群２１にはデータを設定しな
い。また、実行制御ビット変更回路２７に入力された演
算処理モード制御データで実行制御ビットがセットされ
ている場合はリセットし、次に必要な演算処理モード制
御データの実行制御ビットをセットし、前述以外の実行
制御ビットは変更しない。このように実行制御ビットを
変更した演算処理モード制御データはセレクタ２３によ
り選択され出力データメモリ１９にデータを送出する。
その後セレクタ２３でセレクタ１０からの演算結果デー
タを選択し、出力データメモリ１９にデータを送出する
ことで、次の演算処理に必要な演算処理モード制御デー
タと演算結果データを出力データメモリ１９に格納す
る。演算終了後、入力データメモリ１と出力データメモ
リ１９を入れ替えることにより連続的に演算を行うこと
ができる。
【００１５】実施の形態３．図５はこの発明の実施の形
態３を示すブロック図であり、図において１〜２１は実
施の形態１と同一のものである。２９はセレクタ２３か
ら出力されたデータを出力データメモリに書き込むかど
うかを制御するメモリ制御回路である。
態３を示すブロック図であり、図において１〜２１は実
施の形態１と同一のものである。２９はセレクタ２３か
ら出力されたデータを出力データメモリに書き込むかど
うかを制御するメモリ制御回路である。
【００１６】図６はこの発明の実施の形態３の入力デー
タメモリの構成を示す構成図であり、２４，２５は実施
の形態１と同一ものである。また、演算処理モード制御
データは被制御対象が必要とするデータ量に対応するた
めに必要な数をｎワード、また実施すべき演算処理モー
ド数をｍ回とすると、ｎ×ｍワード分確保する。また、
データと識別制御ビットの並び方はデコーダ回路２０が
認識できれば任意に決めることができる。
タメモリの構成を示す構成図であり、２４，２５は実施
の形態１と同一ものである。また、演算処理モード制御
データは被制御対象が必要とするデータ量に対応するた
めに必要な数をｎワード、また実施すべき演算処理モー
ド数をｍ回とすると、ｎ×ｍワード分確保する。また、
データと識別制御ビットの並び方はデコーダ回路２０が
認識できれば任意に決めることができる。
【００１７】前記のように構成された演算ネットワーク
装置においては、データバス２からのデータをデコーダ
回路２０に取り込み、デコーダ回路２０で識別制御ビッ
トを解読し、例えば識別回路ビットがセットされていた
場合には演算処理モード制御データであるとすると、識
別制御ビットがセットされていた場合にはｎワードのデ
ータを制御レジスタ群２１に設定し、制御レジスタ群２
１の出力でセレクタ６〜１０、１５〜１８、演算器１１
〜１４の制御データを設定し、また演算処理モード制御
データをセレクタ２３へ送出する。ｎワード目以後のデ
ータは制御レジスタ群２１には設定せずにセレクタ２３
へ送出する。識別制御ビットがリセットされている場合
には制御レジスタ群２１にはデータを設定しない。ま
た、メモリ制御回路２９は使用した演算処理モード制御
データのｎワード分のデータがセレクタ２３から出力さ
れている間はメモリに書き込み動作を行わないように制
御する。このようにすることで次の演算に必要なｎワー
ドの演算処理モード制御データが先頭に配置される。演
算終了後、入力データメモリ１と出力データメモリ１９
を入れ替えることにより連続的に演算を行うことができ
る。
装置においては、データバス２からのデータをデコーダ
回路２０に取り込み、デコーダ回路２０で識別制御ビッ
トを解読し、例えば識別回路ビットがセットされていた
場合には演算処理モード制御データであるとすると、識
別制御ビットがセットされていた場合にはｎワードのデ
ータを制御レジスタ群２１に設定し、制御レジスタ群２
１の出力でセレクタ６〜１０、１５〜１８、演算器１１
〜１４の制御データを設定し、また演算処理モード制御
データをセレクタ２３へ送出する。ｎワード目以後のデ
ータは制御レジスタ群２１には設定せずにセレクタ２３
へ送出する。識別制御ビットがリセットされている場合
には制御レジスタ群２１にはデータを設定しない。ま
た、メモリ制御回路２９は使用した演算処理モード制御
データのｎワード分のデータがセレクタ２３から出力さ
れている間はメモリに書き込み動作を行わないように制
御する。このようにすることで次の演算に必要なｎワー
ドの演算処理モード制御データが先頭に配置される。演
算終了後、入力データメモリ１と出力データメモリ１９
を入れ替えることにより連続的に演算を行うことができ
る。
【００１８】
【発明の効果】第１の発明によれば、入力データメモリ
に演算処理データと演算処理モード制御データの両方を
格納し、識別制御ビットを設けることで、ＣＰＵまたは
コントローラの介在無しに、演算ネットワークを再構成
し、演算処理を行うことができる。また、制御データメ
モリから次の演算処理モード制御データを出力データメ
モリに演算結果データとともに格納することで、次の演
算に必要な演算処理モード制御データと演算処理データ
を設定することができる。
に演算処理データと演算処理モード制御データの両方を
格納し、識別制御ビットを設けることで、ＣＰＵまたは
コントローラの介在無しに、演算ネットワークを再構成
し、演算処理を行うことができる。また、制御データメ
モリから次の演算処理モード制御データを出力データメ
モリに演算結果データとともに格納することで、次の演
算に必要な演算処理モード制御データと演算処理データ
を設定することができる。
【００１９】また、第２の発明によれば、入力データメ
モリに演算処理データと必要とするすべての演算処理モ
ード制御データを格納し、識別制御ビットと実行制御ビ
ットを設けることで、ＣＰＵまたはコントローラの介在
無しに、演算ネットワークを再構成し、演算処理を行う
ことができる。また、実行制御ビットを変更することに
より、次の演算に必要な演算処理モード制御データを設
定できる。
モリに演算処理データと必要とするすべての演算処理モ
ード制御データを格納し、識別制御ビットと実行制御ビ
ットを設けることで、ＣＰＵまたはコントローラの介在
無しに、演算ネットワークを再構成し、演算処理を行う
ことができる。また、実行制御ビットを変更することに
より、次の演算に必要な演算処理モード制御データを設
定できる。
【００２０】また、第３の発明によれば、入力データメ
モリに演算処理データと必要とする演算処理モード制御
データを格納し、識別制御ビットを設けることで、ＣＰ
Ｕまたはコントローラの介在無しに、演算ネットワーク
を再構成し、演算処理を行うことができる。また、使用
した演算処理モード制御データを削除することで次に行
う演算処理を設定することができる。
モリに演算処理データと必要とする演算処理モード制御
データを格納し、識別制御ビットを設けることで、ＣＰ
Ｕまたはコントローラの介在無しに、演算ネットワーク
を再構成し、演算処理を行うことができる。また、使用
した演算処理モード制御データを削除することで次に行
う演算処理を設定することができる。
【図１】 この発明による演算ネットワーク装置の実施
の形態１を示す図である。
の形態１を示す図である。
【図２】 この発明による入力データメモリの実施の形
態１を示す図である。
態１を示す図である。
【図３】 この発明による演算ネットワーク装置の実施
の形態２を示す図である。
の形態２を示す図である。
【図４】 この発明による入力データメモリの実施の形
態２を示す図である。
態２を示す図である。
【図５】 この発明による演算ネットワーク装置の実施
の形態３を示す図である。
の形態３を示す図である。
【図６】 この発明による入力データメモリの実施の形
態３を示す図である。
態３を示す図である。
【図７】 従来の演算ネットワーク装置を示す図であ
る。
る。
１ 入力データメモリ、２ データバス、３ データバ
ス、４ データバス、５ データバス、６ データセレ
クタ、７ データセレクタ、８ データセレクタ、９
データセレクタ、１０ データセレクタ、１１ 演算
器、１２ 演算器、１３ 演算器、１４ 演算器、１５
データセレクタ、１６ データセレクタ、１７ デー
タセレクタ、１８ データセレクタ、１９ 出力データ
メモリ、２０ デコーダ回路、２１ 制御レジスタ群、
２２ 制御データメモリ、２３ セレクタ、２６ デコ
ーダ回路、２７ 実行制御ビット変更回路、２９ メモ
リ制御回路。
ス、４ データバス、５ データバス、６ データセレ
クタ、７ データセレクタ、８ データセレクタ、９
データセレクタ、１０ データセレクタ、１１ 演算
器、１２ 演算器、１３ 演算器、１４ 演算器、１５
データセレクタ、１６ データセレクタ、１７ デー
タセレクタ、１８ データセレクタ、１９ 出力データ
メモリ、２０ デコーダ回路、２１ 制御レジスタ群、
２２ 制御データメモリ、２３ セレクタ、２６ デコ
ーダ回路、２７ 実行制御ビット変更回路、２９ メモ
リ制御回路。
Claims (3)
- 【請求項１】 複数の演算器と、この演算器で演算する
演算処理データであるのか演算器のモードを設定する演
算処理モード制御データであるのかを示すためにそれぞ
れのデータに付加された識別制御ビットを解読するデコ
ーダ回路と、このデコーダ回路の出力により演算処理モ
ード制御データの場合には演算処理に必要な制御データ
を設定する制御レジスタ群と、次の演算処理に必要な演
算処理モード制御データを出力する回路を備えたことを
特徴とする演算ネットワーク装置。 - 【請求項２】 複数の演算器と、この演算器で演算する
演算処理データであるのか演算器のモードを設定する演
算処理モード制御データであるのかを示すためにそれぞ
れのデータに付加された識別制御ビットおよび演算処理
モード制御データであるのか否かを示す実行制御ビット
を解読するデコーダ回路と、このデコーダ回路の出力に
より演算処理モード制御データの場合には演算処理に必
要な制御データを設定する制御レジスタ群と、演算処理
モード制御データを示す実行制御ビットの内容を変更す
る回路とを備えたことを特徴とする演算ネットワーク装
置。 - 【請求項３】 複数の演算器と、この演算器で演算する
演算処理データであるのか演算器のモードを設定する演
算処理モード制御データであるのかを示すためにそれぞ
れのデータに付加された識別制御ビットを解読するデコ
ーダ回路と、このデコーダ回路の出力により演算処理モ
ード制御データの場合には演算処理モード制御データの
先頭から所望個数の演算処理モード制御データを設定す
る制御レジスタ群と、使用した演算処理モード制御デー
タを削除するためのメモリ制御回路とを備えたことを特
徴とする演算ネットワーク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235640A JPH1185463A (ja) | 1997-09-01 | 1997-09-01 | 演算ネットワーク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235640A JPH1185463A (ja) | 1997-09-01 | 1997-09-01 | 演算ネットワーク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185463A true JPH1185463A (ja) | 1999-03-30 |
Family
ID=16989019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9235640A Pending JPH1185463A (ja) | 1997-09-01 | 1997-09-01 | 演算ネットワーク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1185463A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031127A (ja) * | 2004-07-12 | 2006-02-02 | Fujitsu Ltd | 再構成可能な演算装置 |
| JP2013114391A (ja) * | 2011-11-28 | 2013-06-10 | Mitsubishi Electric Corp | データ処理装置およびデータ処理方法およびプログラム |
| JPWO2014103235A1 (ja) * | 2012-12-25 | 2017-01-12 | 日本電気株式会社 | 演算装置及び演算方法 |
-
1997
- 1997-09-01 JP JP9235640A patent/JPH1185463A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031127A (ja) * | 2004-07-12 | 2006-02-02 | Fujitsu Ltd | 再構成可能な演算装置 |
| US7774580B2 (en) | 2004-07-12 | 2010-08-10 | Fujitsu Limited | Array processor having reconfigurable data transfer capabilities |
| JP2013114391A (ja) * | 2011-11-28 | 2013-06-10 | Mitsubishi Electric Corp | データ処理装置およびデータ処理方法およびプログラム |
| JPWO2014103235A1 (ja) * | 2012-12-25 | 2017-01-12 | 日本電気株式会社 | 演算装置及び演算方法 |
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