JPH07146791A - 命令デコード装置 - Google Patents

Abstract

(57)【要約】 【目的】 より小さい命令メモリ長で、より多くのコー
ド指定を可能とし、複雑な構成のプロセッサを制御する
際の消費電力を低減し、小型化を容易にする。 【構成】 命令メモリ１１からの命令情報が一次デコー
ド用メモリ１２ａ〜１２ｎへ送出される。この場合、一
次デコード用メモリ１２ａ〜１２ｎに送られたコード
は、一次デコーダ用メモリ１２ａ〜１２ｎのアドレスと
して入力され、メインデコード回路１３が処理に必要な
予め設定したコードをメインデコード回路１３に出力す
る。メインデコード回路１３では、命令メモリ１１およ
び一次デコード用メモリ１２ａ〜１２ｎの出力情報から
プロセッサの各部へ送る各種の制御信号を送出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサ、
ディジタルシグナルプロセッサ（ＤＳＰ）などに利用
し、より小さい命令メモリ長で、より多くのコード指定
を行なう命令デコード装置に関するものである。

【０００２】

【従来の技術】近年、プロセッサはその情報処理の多様
化および高速化が進展している。この進展に伴ってプロ
セッサの処理と構成が複雑化し、プロセッサの命令メモ
リ長が大きくなる傾向にある。

【０００３】図７は従来の命令デコード装置を示すブロ
ック図である。図７において、この装置は、命令メモリ
１と、この命令メモリ１から受け取った信号をもとに各
ブロックへの各種の制御信号を生成する論理回路である
デコード回路２とを有している。さらに、この装置に
は、デコード回路２で生成された制御信号を各ブロック
へ送出する信号線３と、命令メモリ１からのデータをデ
コード回路２へ送出するための信号線４とが設けられて
いる。

【０００４】次に、この従来例の構成における動作につ
いて説明する。命令メモリ１から信号線４を通じてデコ
ード回路２へ命令情報が転送される。デコード回路２で
は、その情報をもとに予め定義された論理により一意的
に各種制御の信号を生成し、信号線３を通じて各ブロッ
クへ伝える。これによってプロセッサ全体の制御が行な
われる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
従来の命令デコード装置では、プロセッサの全体構成の
複雑化に伴う演算命令コード、データ転送のレジスタコ
ード、メモリポインタ修飾コード等のビット数増加によ
り命令メモリ長が大きくなり、低消費電力化・小型化の
妨げとなるという問題点を有していた。

【０００６】本発明は、このような従来の問題を解決す
るものであり、より小さい命令メモリ長で、より多くの
コード指定が可能となり、複雑な構成のプロセッサを制
御する際の消費電力が低減し、かつ、小型化が容易にな
る優れた命令デコード装置の提供を目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の命令デコード装置では、命令コードが記憶
される命令記憶手段と、この命令記憶手段から出力され
る命令コード中の一部と第二の命令コードをデコードし
て制御信号を生成するデコード手段と、このデコード手
段と命令記憶手段との間に、命令記憶手段からのコード
の一部を第二の命令コードに変換してデコード手段に出
力するプログラマブルな複数の一次デコード用記憶手段
とを備えたものである。

【０００８】本発明はまた、命令コードが記憶される命
令記憶手段と、命令記憶手段から出力される命令コード
中の一部と第二の命令コードをデコードして制御信号を
生成するデコード手段と、第二の命令コードを記憶して
デコード手段に出力する第二の命令記憶手段とを備えた
ものである。

【０００９】

【作用】上記構成により、本発明の命令デコード装置で
は、一次デコード用記憶手段または第二の命令記憶手段
に、頻繁に指定するコードを設定し、命令記憶手段は指
定するコードが設定してある一次デコード用記憶手段ま
たは第二の命令記憶手段のアドレスを指定することによ
り、また、頻繁に指定されないコードは、一次デコード
用記憶手段または第二の命令記憶手段にコードを設定し
て指定することにより、より小さい命令メモリ長で、よ
り多くのコード指定が可能となり、複雑な構成のプロセ
ッサを制御できるようになる。

【００１０】

【実施例】

（実施例１）以下、本発明の命令デコード装置の第１の
実施例を図面を参照して詳細に説明する。図１は本発明
の第１の実施例における命令デコード装置の構成を示す
ブロック図である。１１は命令コードが記憶される命令
記憶手段である命令メモリ、１２ａ〜１２ｎはプログラ
マブルな一次デコード用メモリ、１３はメインデコード
回路であり、命令メモリ１１および一次デコード用メモ
リ１２ａ〜１２ｎの出力情報から図示しないプロセッサ
の各部へ送る各種の制御信号を生成する論理回路であ
る。

【００１１】この装置はまた、命令メモリ１１とメイン
デコード回路１３を接続する信号線１４と、命令メモリ
１１と一次デコード用メモリ１２ａ〜１２ｎを接続する
信号線１５ａ〜１５ｎと、一次デコード用メモリ１２ａ
〜１２ｎとメインデコード回路１３とを接続する信号線
１６ａ〜１６ｎと、メインデコード回路１３で生成され
た制御信号を各ブロックへ送出するための信号線１７と
を有している。

【００１２】次に、上記実施例における動作について説
明する。命令メモリ１１からの命令情報が一次デコード
用メモリ１２ａ〜１２ｎへ送出される。この場合、一次
デコード用メモリ１２ａ〜１２ｎに送られたコードは、
この一次デコーダ用メモリ１２ａ〜１２ｎのアドレスと
して入力され、メインデコード回路１３が処理に必要な
予め設定したコードをメインデコード回路１３に出力す
る。メインデコード回路１３では、命令メモリ１１およ
び一次デコード用メモリ１２ａ〜１２ｎの出力情報か
ら、図示しないプロセッサの各部へ送る各種の制御信号
を送出する。

【００１３】この場合、より小さい命令メモリ長で、よ
り多くのコード指定が可能となる。すなわち、一次デコ
ード用メモリ１２ａ〜１２ｎのアドレスビット数に対し
て出力ビット数が大きいほど、利点がある。

【００１４】（実施例２）次に、本発明の第２の実施例
について、図面を用いて説明する。図２は本発明の第２
の実施例における命令デコード装置の概略ブロック図で
ある。図２において、２１は命令記憶手段としての８ビ
ット幅の命令メモリであり、図３に示すような８ビット
幅の命令体系で記述されたプログラムを記憶しており、
命令体系は、オペレーションコードＯＰが２ビット、ソ
ースＡＳａが２ビット、ソースＢＳｂが４ビットのビッ
ト幅の命令体系からなる。２２は一次デコード用記憶手
段としての４ビット幅、４ワードの書き換え可能なＲＡ
Ｍであり、０番地から３番地のアドレスに表１に示すよ
うな４ビットの命令操作コードのデータを記憶してい
る。２３はデコード手段としての命令デコード回路であ
り、ＲＡＭ３２の出力の４ビットとレジスタ２４の出力
を６ビットを入力として、図示しないプロセッサの各部
へ送る各種の制御信号２６を出力する。２４はレジスタ
であり、命令メモリ２１の出力の下位の６ビット、すな
わち図３に示すＳａとＳｂのビットを記憶して、その６
ビットを命令デコード回路２３に出力するとともに、そ
の６ビットのうち、上位２ビットすなわち図３における
Ｓａの２ビットをセレクタ２５に出力し、下位４ビット
すなわち図４におけるＳｂの４ビットをＲＡＭ２２に出
力する。２５はセレクタであり、命令メモリ２１の出力
の上位２ビットすなわち図３におけるＯＰの２ビット
と、レジスタ２４の出力の上位２ビットすなわち図３に
おけるＳａの２ビットのいずれかを選択して、ＲＡＭ２
２のアドレスとして出力する。２７はセレクタ２５とＲ
ＡＭ２２を制御する制御信号である。

【００１５】次に、上記実施例の動作について説明す
る。本実施例の命令デコード装置においては、表２に示
すグループ１と２に属する８種類の命令操作コードで表
される命令をデコードするものとする。そして命令メモ
リ２１に格納されているプログラムは、表２の中のグル
ープ１に含まれる命令を非常に多く含んでおり、頻繁に
実行されるものとする。そこでＲＡＭ２２には、表１に
示すように表２のグループ１の命令操作コードがあらか
じめ格納されているものとする。

【００１６】はじめに、命令メモリ２１に格納されてい
る加算命令をデコードする場合の動作について述べる。
まず、セレクタ２５は、命令メモリ２１から読み出され
る８ビットの加算命令のコードの上位２ビットを選択
し、値０１をＲＡＭ２２のアドレスとして出力する。Ｒ
ＡＭ２２は、０１番地の値０００１を加算命令の命令操
作コードとして、命令デコード回路２３に出力する。命
令デコード回路２３は、表２に基づいて、図示しない演
算回路に対して加算動作を指示する制御信号２６を出力
する。また、レジスタ２４は、命令メモリ２１の出力の
下位６ビットを保持すると同時に、加算のソースオぺラ
ンドコードとして、命令デコード回路２３に出力する。
命令デコード回路２３は，図示しない演算回路に図３に
おけるＳａとＳｂのコードで表されるソースオペランド
を演算回路に供給するための制御信号２６を出力する。
以上の動作により、加算命令がデコードされる。命令メ
モリ２１には、表２に示されるグループ１に属する命令
が非常に多く含まれるので、ほとんどの場合、上記のよ
うな動作を行なうことにより命令がデコードされる。

【００１７】次に、表２においてグループ２に属する論
理和命令をデコードする場合の動作について説明する。
この場合、ＲＡＭ２２には、論理和命令の命令操作コー
ドが記憶されていないので、まず表２におけるロード命
令を実行することにより、ＲＡＭ２２に論理和命令の命
令コードをロードする。このロード命令のコードは、図
３におけるＯＰの値が００であり、Ｓａの値が１１、Ｓ
ｂの値が０１０１になっている。命令メモリ２１からこ
のロード命令を読み出すと、レジスタ２４が、ＳａとＳ
ｂの値６ビットを記憶すると同時に、セレクタ２５か
ら、ＲＡＭ２２において表１に示すようにロード命令の
命令操作コードが格納されているアドレス値００が出力
される。ＲＡＭ２２は、ロード命令の命令操作コード０
０００を、命令デコード回路２３に出力する。命令デコ
ード回路２３は、制御信号２７を出力する。この制御信
号２７は、セレクタ２５には、レジスタ２４に格納され
ているＳａの値１１を選択して出力するように指示し、
ＲＡＭ２２には、そのセレクタ２５出力で示される１１
番地に、レジスタ２４の出力のＳｂの値０１０１を格納
するように指示する。したがって、ＲＡＭ２２の１１番
地には、転送命令の命令操作コード００１１に替わっ
て、論理和命令の命令操作コード０１０１が格納される
ことになる。この状態で、次にＯＰの値が１１となって
いる論理和命令のコードを、命令メモリ２１から読み出
せば、セレクタ２５が、値１１を選択してＲＡＭ２２の
アドレスとして出力し、ＲＡＭ２２が論理和命令の命令
操作コード０１０１を出力するので、命令デコード回路
２３は、表２に従ってデコードして、図示しない演算回
路に対して論理和動作を指示する制御信号２６を出力す
る。上記のように、頻繁には実行しないため、あらかじ
めＲＡＭ２２には格納されていない表２におけるグルー
プ２に属する命令に関しても、ロード命令に続いて命令
メモリ２１から読み出すことにより、デコードすること
ができる。

【００１８】以上のように、本実施例における命令デコ
ード装置では、ＲＡＭ２２が、図３に示される命令メモ
リ２１の命令体系のオペレーションコードのビット幅２
ビットよりも大きいビット幅の命令操作コードを記憶
し、かつＲＡＭ２２の内容をロード命令によって書き換
えることにより、通常４種類の命令しか表すことができ
ない２ビット幅のオペレーションコードで、表２に示し
たグループ１と２に属する８種類の命令を区別してデコ
ードすることができる。ＲＡＭ２２が出力する命令操作
コードは４ビットであるので、さらにグループ３と４に
属する命令を定義すれば、１６種類の命令をデコードす
ることも可能である。すなわち、従来なら４種類しかデ
コードできないオペレーションコードのビット幅２ビッ
トで、４倍の１６種類の命令をデコードすることがで
き、命令メモリの容量を大幅に削減することができるの
で、本実施例の命令デコード装置を搭載すれば、プロセ
ッサをＬＳＩで実現する場合に、そのチップ面積を削減
してコストを低減できるという効果を有する。

【００１９】（実施例３）次に、本発明の第３の実施例
について、図面を用いて説明する。図４は本発明の第３
の実施例における命令デコード装置の概略ブロック図で
ある。図４において、３１は命令記憶手段としての命令
メモリ、３２は一次デコード用記憶手段としてのＲＡ
Ｍ、３４はレジスタ、３５はセレクタであり、これらは
上記した第２の実施例における２１、２２、２４、２５
と同じである。３３は、一次デコード用記憶手段として
の４ビット幅、４ワードの書き換え可能なＲＡＭであ
り、レジスタ３４の上位２ビットをアドレスとして入力
し、０番地から３番地のアドレスに表１に示すような４
ビットのオペランドコードのデータを記憶している。３
６はデコード手段としての命令デコード回路であり、Ｒ
ＡＭ３２の出力の４ビットと、ＲＡＭ３３の出力４ビッ
トおよびレジスタ３４の出力の下位４ビットを入力とし
て、図示しないプロセッサの各部へ送る各種の制御信号
３７を出力する。３８はセレクタ３５とＲＡＭ３２を制
御する制御信号、３９はＲＡＭ３３にレジスタ３４の出
力４ビットの値を書き込むように指示する制御信号であ
る。

【００２０】次に、上記実施例の動作について説明す
る。本実施例の命令デコード装置において、命令操作コ
ードのデコード動作については、前述の第２の実施例と
同様である。本実施例では、図３に示した命令体系にお
けるＳｂの２ビットのフィールド、すなわちソースＡの
オペランドコードをデコードする動作について詳細に説
明する。本実施例の命令デコード装置は、表３に示すよ
うな１６種類のオペランドコードをデコードするものと
する。このオペランドコードは、それぞれ図示しないレ
ジスタ０から１５までの１６個のレジスタを選択する動
作に対応している。そして命令メモリ３１に格納されて
いるプログラムは、表３の中のグループ１に含まれるオ
ペランド、すなわちレジスタ０〜３を頻繁に選択して実
行するものとする。そこでＲＡＭ３３には、表１に示す
ように表３のグループ１のオペランドコードがあらかじ
め格納されているものとする。ＲＡＭ３２には、第２の
実施例と同様に表１に示す命令操作コードがあらかじめ
格納されているものとする。

【００２１】はじめに、命令メモリ３１に格納されてい
る加算命令のソースＡのオペランドに、レジスタ０が選
択されている場合のデコード動作について述べる。命令
メモリ３１から読み出される８ビットの加算命令のコー
ドの上位２ビットのＯＰフィールドをデコードする動作
については、前述の第２の実施例の場合と同様である。
Ｓａフィールドをデコードする動作については、まずレ
ジスタ３４は、命令メモリ３１の出力の下位６ビットを
保持すると同時に、その上位２ビットの値００をＲＡＭ
３３にアドレスとして出力する。ＲＡＭ３３は、００番
地の値００００をレジスタ０のオペランドコードとし
て、命令デコード回路３６に出力する。命令デコード回
路３６は、表３に基づいて、図示しない演算回路に対し
てレジスタ０を選択して加算するように指示する制御信
号３７を出力する。またレジスタ３４の下位４ビットか
ら入力するＳｂのコードで表されるソースオペランドを
演算回路に供給するための制御信号を出力する。以上の
動作により、レジスタ０をソースＡのオペランドとして
選択した加算命令がデコードされる。表３に示されるグ
ループ１に属するレジスタ１〜３が選択される場合も、
上記のような動作を行なうことによりデコードされる。

【００２２】次に、表３においてグループ２に属するレ
ジスタ５が、ソースＡのオペランドに、選択されている
命令をデコードする場合の動作について説明する。この
場合、ＲＡＭ３３には、レジスタ５のオペランドコード
が記憶されていないので、まず、表２におけるロードＳ
命令を実行することにより、ＲＡＭ３３にレジスタ５の
オペランドコードをロードする。このロードＳ命令のコ
ードは、図３におけるＯＰの値が１０であり、Ｓａの値
が０１、Ｓｂの値が０１０１になっている。命令メモリ
３１からこのロードＳ命令を読み出すと、レジスタ３４
が、ＳａとＳｂの値６ビットを記憶すると同時に、その
上位２ビットの値０１を、ＲＡＭ３３にアドレスとして
出力する。ＲＡＭ３２は、セレクタ３５からＯＰの値１
０がアドレスとして供給されて、ロードＳ命令の命令操
作コード００１０を、命令デコード回路３６に出力す
る。命令デコード回路３６は、制御信号３９を出力す
る。この制御信号３９は、ＲＡＭ３３に、レジスタ３４
の出力で示される０１番地に、レジスタ３４の出力のＳ
ｂの値０１０１を格納するように指示する。したがっ
て、ＲＡＭ３３の０１番地には、レジスタ１のオペラン
ドコード０００１に替わって、論理和命令の命令操作コ
ード０１０１が格納されることになる。この状態で、次
にＳａフィールドの値が０１となっている命令のコード
を、命令メモリ３１から読み出せば、レジスタ３４の上
位２ビットから、値０１がＲＡＭ３３のアドレスとして
出力され、ＲＡＭ３３がレジスタ５のオペランドコード
０１０１を出力するので、命令デコード回路３６は、表
３に従ってデコードし、図示しない演算回路に対してレ
ジスタ５を選択するように指示する制御信号３７を出力
する。以上のように、頻繁には選択しないため、あらか
じめＲＡＭ３３には格納されていない表３におけるグル
ープ２に属するオペランドに関しても、ロードＳ命令に
続いて命令メモリ３１から読み出すことにより、デコー
ドすることができる。

【００２３】以上のように、本実施例における命令デコ
ード装置では、ＲＡＭ３２が、図３に示される命令メモ
リ３１の命令体系のオペレーションコードのビット幅２
ビットよりも大きいビット幅の命令操作コードを記憶
し、かつＲＡＭ３２の内容をロード命令によって書き換
えることにより、従来なら４種類しかデコードできない
オペレーションコードのビット幅２ビットで、４倍の１
６種類の命令をデコードすることができる。さらに、Ｒ
ＡＭ３３が、図３に示される命令メモリ３１の命令体系
のソースＡのフィールドのビット幅２ビットよりも大き
いビット幅のオペランドコードを記憶し、かつＲＡＭ３
３の内容をロードＳ命令によって書き換えることによ
り、通常４種類のオペランドしか表すことができない２
ビット幅のソースＡフィールドで、表３に示した１６種
類のオペランドを区別してデコードすることができ、命
令メモリ３１のビット幅を増やすことなく、従来より４
倍の種類の命令とオペランドをデコードできる。逆にデ
コードする命令とオペランドの種類が同じなら、命令メ
モリの容量を大幅に削減することができるので、本実施
例の命令デコード装置を搭載すれば、プロセッサをＬＳ
Ｉで実現する場合に、そのチップ面積を削減してコスト
を低減できるとともに、命令メモリの読み出しに伴う消
費電力を低減できるという効果を有する。

【００２４】なお上記第２および第３の実施例では、命
令操作コード（オペコード）とオペランドコード（アド
レッシングモード）とが独立に符号化した命令体系にお
ける実施例を示しているが、命令操作コードとオペラン
ドコードを組にして符号化した命令体系や、データ転送
フィールドやメモリポインタ選択、修飾フィールドを持
つ命令体系においても、そのフィールドに対応する一次
デコード用記憶手段を備えるようにすれば、同様の効果
を得ることができる。

【００２５】（実施例４）次に、本発明の第４の実施例
について、図面を用いて説明する。図５は本発明の第４
の実施例における命令デコード装置の概略ブロック図で
ある。図５において、４１は命令記憶手段としての８ビ
ット幅の命令メモリであり、図３に示すような８ビット
幅の命令体系で記述されたプログラムを記憶しており、
命令体系は、オペレーションコードＯＰが２ビット、ソ
ースＡＳａが２ビット、ソースＢＳｂが４ビットのビッ
ト幅の命令体系からなる。４２は第二の命令記憶手段と
しての２ビット幅のレジスタであり、データバス４５に
接続され、表２に示した命令操作コードの上位２ビット
を記憶して、命令デコード回路４３に出力する。４３は
デコード手段としての命令デコード回路であり、レジス
タ４２の出力の２ビットと命令メモリ４１の出力の８ビ
ットを入力として、図示しないプロセッサの各部へ送る
各種の制御信号４４を出力する。

【００２６】次に、上記実施例において、命令操作コー
ドをデコードする動作について説明する。本実施例の命
令デコード装置においては、表２に示すグループ１と２
に属する８種類の命令操作コードで表される命令をデコ
ードするものとする。そして命令メモリ４１に格納され
ているプログラムは、表２の中のグループ１に含まれる
命令を非常に多く含んでおり、頻繁に実行されるものと
する。そこでレジスタ４２には、表２のグループ１の命
令操作コードの上位２ビットの値００が、データバス４
５を介してあらかじめ格納されているものとする。

【００２７】はじめに、命令メモリ４１に格納されてい
る加算命令をデコードする場合の動作について述べる。
まず、命令メモリ４１から読み出される８ビットの加算
命令のコードが、命令デコード回路４３に出力される。
レジスタ４２は値００を命令操作コードの上位２ビット
の値として命令デコード回路４３に出力する。命令デコ
ード回路４３には、レジスタ４２の出力と命令メモリ４
１の出力の上位２ビットのＯＰフィールドの値を合わせ
た値０００１が命令操作コードとして入力される。命令
デコード回路４３は、表２に基づいて、図示しない演算
回路に対して加算動作を指示する制御信号４４を出力す
る。以上の動作により、加算命令がデコードされる。命
令メモリ４１には、表２に示されるグループ１に属する
命令が非常に多く含まれるので、ほとんどの場合、上記
のような動作を行なうことにより命令がデコードされ
る。

【００２８】次に、表２においてグループ２に属する論
理和命令をデコードする場合の動作について説明する。
この場合、データバス４５を介してレジスタ４２に、グ
ループ２を表す値０１を格納する。この状態で、次にＯ
Ｐの値が１１となっている論理和命令のコードを、命令
メモリ４１から読み出せば、レジスタ４２の出力と命令
メモリ４１の出力の上位２ビットから、論理和命令の命
令操作コード０１０１が命令デコード回路４３に入力さ
れるので、命令デコード回路４３は、表２に従ってデコ
ードして、図示しない演算回路に対して論理和動作を指
示する制御信号４４を出力する。上記のように、頻繁に
は実行しない表２におけるグループ２に属する命令に関
しても、レジスタ４２にデータバス４５を介してグルー
プ２を表す値０１を格納した後、命令メモリ４１から読
み出すことにより、デコードすることができる。

【００２９】以上のように、本実施例における命令デコ
ード装置では、レジスタ４２が、表２に示す命令操作コ
ードの上位２ビットを記憶し、レジスタ４２の内容を書
き換えることにより、通常４種類の命令しか表すことが
できない２ビット幅のオペレーションコードで、表２に
示したグループ１と２に属する８種類の命令を区別して
デコードすることができる。２ビット幅のレジスタ４２
の値により、４つのグループの命令操作コードを区別で
きるので、さらにグループ３と４に属する命令を定義す
れば、１６種類の命令をデコードすることも可能であ
る。すなわち、従来なら４種類しかデコードできないオ
ペレーションコードのビット幅２ビットで、４倍の１６
種類の命令をデコードすることができるので、命令メモ
リの容量を大幅に削減することができるとともに、上記
第２の実施例と同様の効果をより少ないハードウェアの
追加のみで実現できるので、本実施例の命令デコード装
置を搭載すれば、プロセッサをＬＳＩで実現する場合
に、そのチップ面積を削減してコストを低減でき、命令
メモリの読み出しに伴う消費電力を低減できるという効
果を有する。

【００３０】なお、本実施例においては、レジスタ４２
にはデータバス４５から値を書き込むように構成してい
るが、命令メモリ４１の出力や命令デコード回路４３の
出力の値を書き込むように構成してもよい。

【００３１】（実施例５）次に、本発明の第５の実施例
について、図面を用いて説明する。図６は本発明の第５
の実施例における命令デコード装置の概略ブロック図で
ある。図６において、５１は命令メモリ、５２はレジス
タであり、これらは上記第４の実施例における命令メモ
リ４１とレジスタ４２と同じである。５３は、第二の命
令記憶手段としての２ビット幅のレジスタであり、デー
タバス５６に接続され、表３に示したオペランドコード
の上位２ビットを記憶して、命令デコード回路５４に出
力する。５４はデコード手段としての命令デコード回路
であり、レジスタ５２の出力の２ビットとレジスタ５３
の出力の２ビットと命令メモリ５１の出力の８ビットを
入力として、図示しないプロセッサの各部へ送る各種の
制御信号５５を出力する。

【００３２】次に、上記実施例の動作について説明す
る。本実施例の命令デコード装置において、命令操作コ
ードのデコード動作については、前述の第４の実施例と
同様である。本実施例では、図３に示した命令体系にお
けるＳｂの２ビットのフィールド、すなわちソースＡの
オペランドコードをデコードする動作について詳細に説
明する。本実施例の命令デコード装置は、表３に示すよ
うな１６種類のオペランドコードをデコードするものと
する。このオペランドコードは、それぞれ図示しないレ
ジスタ０から１５までの１６個のレジスタを選択する動
作に対応している。そして命令メモリ５１に格納されて
いるプログラムは、表３の中のグループ１に含まれるオ
ペランド、すなわちレジスタ０〜３を頻繁に選択して実
行するものとする。そこでレジスタ５３には、グループ
１のオペランドコードの上位２ビットの値００があらか
じめデータバス５６を介して格納されているものとす
る。レジスタ４２には、第４の実施例と同様にグループ
１の命令操作コードの上位２ビットの値００があらかじ
め格納されているものとする。

【００３３】はじめに、命令メモリ５１に格納されてい
る加算命令のソースＡのオペランドに、レジスタ０が選
択されている場合のデコード動作について述べる。命令
メモリ５１から読み出される８ビットの加算命令のコー
ドの上位２ビットのＯＰフィールドをデコードする動作
については、前述の第４の実施例の場合と同様である。
Ｓａフィールドをデコードする動作については、まず、
命令メモリ５１から読み出される８ビットの加算命令の
コードが、命令デコード回路５４に出力される。レジス
タ５３は値００をオペランドコードの上位２ビットの値
として命令デコード回路５４に出力する。命令デコード
回路５４には、レジスタ５３の出力と命令メモリ５１の
出力の２ビットのＳｂフィールドの値を合わせた値００
００がオペランドコードとして入力される。また、レジ
スタ５２出力と命令メモリ５１の出力の上位２ビットの
ＯＰフィールドの値を合わせた値０００１が命令操作コ
ードとして入力される。命令デコード回路５４は、表２
と表３に基づいて、図示しない演算回路に対してレジス
タ０を選択して加算するように指示する制御信号５５を
出力する。以上の動作により、レジスタ０をソースＡの
オペランドとして選択した加算命令がデコードされる。
表３に示されるグループ１に属するレジスタ１〜３が選
択される場合も、上記のような動作を行なうことにより
デコードされる。

【００３４】次に、表３においてグループ２に属するレ
ジスタ５３が、ソースＡのオペランドに、選択されてい
る命令をデコードする場合の動作について説明する。こ
の場合、レジスタ５３にデータバス５６を介して、グル
ープ２のオペランドコードの上位２ビットの値０１を格
納する。この状態で、次にＳａフィールドの値が０１と
なっている命令のコードを、命令メモリ５１から読み出
せば、レジスタ５３の出力の値０１と合わせてオペラン
ドコード０１０１が命令デコード回路５４に入力される
ので、命令デコード回路５４は、表３に従ってデコード
し、図示しない演算回路に対してレジスタ５３を選択す
るように指示する制御信号を出力する。以上のように、
頻繁には選択しない表３におけるグループ２に属するオ
ペランドに関しても、レジスタ５３にグループ２のオペ
ランドコードの上位２ビットの値を格納することによ
り、デコードすることができる。

【００３５】以上のように、本実施例における命令デコ
ード装置では、レジスタ５２が、表２に示す命令操作コ
ードの上位２ビットを記憶し、レジスタ５２の内容を書
き換えることにより、通常４種類の命令しか表すことが
できない２ビット幅のオペレーションコードで、４倍の
１６種類の命令をデコードすることができる。さらに、
レジスタ５３が、表３に示したオペランドコードの上位
２ビットを記憶し、レジスタ５３の内容を書き換えるこ
とにより、従来４種類のオペランドしか表すことができ
ない２ビット幅のソースＡフィールドで、表３に示した
１６種類のオペランドを区別してデコードすることがで
きるので、命令メモリ５１のビット幅を増やすことな
く、従来より４倍の種類の命令とオペランドをデコード
できる。逆にデコードする命令とオペランドの種類が同
じなら、命令メモリ５１の容量を大幅に削減することが
できるとともに、前述の第３の実施例と同様の効果をよ
り少ないハードウェアの追加のみで実現できるので、本
実施例の命令デコード装置を搭載すれば、プロセッサを
ＬＳＩで実現する場合に、そのチップ面積を削減してコ
ストを低減でき、命令メモリの読み出しに伴う消費電力
を低減できるという効果を有する。

【００３６】なお、本実施例においては、レジスタ５２
にはデータバス５６から値を書き込むように構成してい
るが、命令メモリ５１の出力や命令デコード回路５４の
出力の値を書き込むように構成してもよい。

【００３７】また上記第４および第５の実施例では、命
令操作コード（オペコード）とオペランドコード（アド
レッシングモード）とが独立に符号化した命令体系にお
ける実施例を示しているが、命令操作コードとオペラン
ドコードを組にして符号化した命令体系や、データ転送
フィールドやメモリポインタ選択、修飾フィールドを持
つ命令体系においても、そのフィールドに対応する第二
の命令用記憶手段を備えるようにすれば、同様の効果を
得ることができる。

【００３８】

【発明の効果】以上の説明から明らかなように、本発明
の命令デコード装置は、一次デコード用記憶手段または
第二の命令記憶手段には、頻繁に指定するコードを設定
し、命令記憶手段は、指定するコードが設定してある一
次デコード用記憶手段または第二の命令記憶手段のアド
レスを指定することにより、また、頻繁に指定されない
コードは、一次デコード用記憶手段または第二の命令記
憶手段にコードを設定して指定することにより、より小
さい命令メモリ長で、より多くのコードの指定が可能と
なり、複雑な構成のプロセッサが制御できる。

【００３９】また、命令メモリの容量を大幅に削減する
ことができるので、本発明の命令デコード装置を搭載す
れば、プロセッサをＬＳＩで実現する場合に、そのチッ
プ面積を削減してコストを低減できるとともに、命令メ
モリの読み出しに伴う消費電力を低減できるという効果
を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例における命令デコード装
置の構成を示すブロック図

【図２】本発明の第２の実施例における命令デコード装
置の構成を示すブロック図

【図３】各実施例における命令メモリのデータ構成図

【図４】本発明の第３の実施例における命令デコード装
置の構成を示すブロック図

【図５】本発明の第４の実施例における命令デコード装
置の構成を示すブロック図

【図６】本発明の第５の実施例における命令デコード装
置の構成を示すブロック図

【図７】従来の命令デコード装置の構成を示すブロック
図

【符号の説明】

１１ 命令メモリ（命令記憶手段） １２ａ〜１２ｎ 一次デコード用メモリ（一次デコード
用記憶手段） １３ メインデコード回路（デコード手段） ２１ 命令メモリ（命令記憶手段） ２２ ＲＡＭ（一次デコード用記憶手段） ２３ 命令デコード回路（デコード手段） ２４ レジスタ ２５ セレクタ ３１ 命令メモリ（命令記憶手段） ３２、３３ ＲＡＭ（一次デコード用記憶手段） ３４ レジスタ ３５ セレクタ ３６ 命令デコード回路（デコード手段） ４１ 命令メモリ（命令記憶手段） ４２ レジスタ（第二の命令記憶手段） ４３ 命令デコード回路（デコード手段） ５１ 命令メモリ（命令記憶手段） ５２、５３ レジスタ（第二の命令記憶手段） ５４ 命令デコード回路（デコード手段）

【表１】

【表２】

【表３】

Claims (6)

【特許請求の範囲】
1. 【請求項１】 命令コードが記憶される命令記憶手段
   と、前記命令記憶手段から出力される命令コード中の一
   部と第二の命令コードをデコードして制御信号を生成す
   るデコード手段と、前記デコード手段と前記命令記憶手
   段との間に、前記命令記憶手段からのコードの一部を第
   二の命令コードに変換して前記デコード手段に出力する
   プログラマブルな複数の一次デコード用記憶手段とを備
   えた命令デコード装置。
2. 【請求項２】 一次デコード用記憶手段として、命令操
   作コードを記憶する手段を備えた請求項１記載の命令デ
   コード装置。
3. 【請求項３】 一次デコード用記憶手段として、オペラ
   ンド選択コードを記憶する手段を備えた請求項１記載の
   命令デコード装置。
4. 【請求項４】 命令コードが記憶される命令記憶手段
   と、前記命令記憶手段から出力される命令コード中の一
   部と第二の命令コードをデコードして制御信号を生成す
   るデコード手段と、第二の命令コードを記憶して前記デ
   コード手段に出力する第二の命令記憶手段とを備えた命
   令デコード装置。
5. 【請求項５】 第二の命令記憶手段として、命令操作コ
   ードの一部を記憶する手段を備えた請求項４記載の命令
   デコード装置。
6. 【請求項６】 第二の命令記憶手段として、オペランド
   選択コードの一部を記憶する手段を備えた請求項４記載
   の命令デコード装置。