JPH09305398A - 演算処理装置および命令変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 小さい命令コードサイズで高速に、即値デー
タを対象とする転送または演算処理を可能とし、即値デ
ータを読み出す際の消費電力を低減し、かつ、小型化が
容易になる優れた演算処理装置と命令変換装置の提供を
目的とする。 【解決手段】 メモリ１に、命令レジスタ３に読み出さ
れているような、少なくとも即値データ転送先または即
値演算対象のレジスタをＮ個（Ｎは２以上）指定する複
数即値命令を記憶するように演算処理装置３００を制御
することにより、小さい命令コードサイズで高速に、即
値データを対象とする転送または演算処理が可能にな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ、ディジタルシグナルプロセッサ（ＤＳＰ）などの演
算処理装置に関するものであり、特に、即値（イミディ
エト・データ）のアドレッシングモードを有する命令セ
ットを備えた演算処理装置およびそれに使用する命令変
換装置に関するものである。

【０００２】

【従来の技術】即値（イミディエト・データ）とは、命
令中に埋め込まれる定数である。即値を演算対象とする
従来の演算処理装置は、例えば特開平３−２０８２８号
公報に開示されている。

【０００３】上記従来例では、ＰＣ（プログラム・カウ
ンタ）相対アドレッシング用の加算器を利用して、プロ
グラムカウンタの値に相対アドレス値を加算してアドレ
スを生成し、そのアドレスのメモリから即値データを読
み出している。

【０００４】以下、図１０を用いて、上記従来例におい
て２個のイミディエト・データをレジスタに転送する際
の命令コードサイズと実行サイクルを説明する。図１０
（ａ）は、上記特開平３−２０８２８号公報内に示され
た第１図の中から、命令レジスタ１００１に取り込まれ
る命令を抜き出して示したものである。図１０（ａ）に
示された命令は、少なくとも演算種類およびオペランド
タイプを備える第１の命令部１００２と、上記オペラン
ドタイプがイミディエトオペランドを示す際に即値を備
える第２の命令部１００３から構成されている。ここ
で、第１の命令部１００２はメモリのアドレスＰに格納
されており、第２の命令部１００３としての即値はアド
レスＰ＋ｄに格納されている。ここで、説明の簡単のた
め、「第１の命令部１００２および第２の命令部１００
３はともに２バイト長であり、ｄの値は１であるとす
る。」という条件で考察する。

【０００５】図１０（ｂ）には、２個のイミディエト・
データをレジスタに転送する際のプログラム例をニーモ
ニック で示す。図１０（ｃ）には、図１０（ｂ）に示し
たプログラムを上記した条件のもとでメモリに命令コー
ドとして配置した場合の、命令コードサイズ（バイト
長）と実行サイクルを示す。アドレスＰには最初の転送
命令の第１の命令部が格納され、アドレスＰ＋１には、
第２の命令部としての即値（ｉｍｍ＃１）が格納されて
いる。アドレスＰ＋２とＰ＋３には２番目の転送命令の
第１命令部と即値（ｉｍｍ＃２）が格納されている。こ
れらの合計の命令コードサイズは８バイトである。各ア
ドレスの命令コードを読み出すのにそれぞれ１サイクル
ずつかかるとすると、実行サイクルは最低４サイクルと
なる。最低４サイクルとしたのは、上記従来例によれ
ば、第２の命令部１００３はあらかじめ命令レジスタ１
００１に取り込まれていることを前提としているため、
実際には、第２の命令部１００３を命令レジスタ１００
１に読み出すサイクルがさらに必要になるからである。
すなわち、第２の命令部１００３が即値である場合は、
その即値を命令レジスタ１００１と演算レジスタとに２
度読み出すことが要求される。

【０００６】以上のように上記従来例では、２個のイミ
ディエト・データをレジスタに転送する処理を、８バイ
トの命令コードサイズで、４サイクル以上の実行サイク
ルをかければ実行することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来の演算処理装置では、２個のイミディエト・データを
レジスタに転送する際の命令コードとして、転送対象の
即値（第２の命令部）毎に、対応する第１の命令部を備
えることが要求されており、命令コードサイズが大きく
なるという問題を有している。

【０００８】また、実行サイクル数が大きく、さらに即
値をメモリから２度読み出すことになるので、低消費電
力化・高速化の妨げとなるという問題点を有している。

【０００９】さらに、ＰＣ相対アドレッシグ用の加算器
を有していることが、即値データを読み出す条件とな
り、ＰＣ相対アドレッシングを備えていない演算処理装
置においては、新たにプログラム・カウンタの値と命令
レジスタ内の即値データを加算する加算器を設けなけれ
ばならず、低消費電力化・小型化の妨げとなるという問
題点を有している。

【００１０】本発明は、このような従来の問題を解決す
るものであり、小さい命令コードサイズで高速に、即値
データを対象とする転送または演算処理を可能とし、即
値データを読み出す際の消費電力を低減し、かつ、小型
化が容易になる優れた演算処理装置と命令変換装置の提
供を目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明の演算処理装置は、少なくとも即値データ転
送先または即値演算対象のレジスタをＮ個（Ｎは２以
上）指定する複数即値命令を有する命令セットを備えた
ものである。

【００１２】また、本発明の命令変換装置は、即値命令
を検出する手段と、即値命令が連続していることを検出
する連続検出手段と、即値命令から即値データを抽出す
る即値抽出手段と、即値命令から即値データ転送先また
は即値演算対象のレジスタのコードを生成するレジスタ
コード生成手段と、前記連続検出手段とレジスタコード
生成手段に接続されて複数即値命令のコードを生成する
命令コード生成手段とを備えたものである。

【００１３】以上により、小さい命令コードサイズで高
速に、即値データを対象とする転送処理を可能とし、即
値データを読み出す際の消費電力を低減し、かつ、小型
化が容易になる優れた演算処理装置と命令変換装置が得
られる。

【００１４】

【発明の実施の形態】本発明の請求項１に記載の発明
は、命令コードを記憶する命令記憶手段と、この命令記
憶手段にアドレスを供給するプログラムカウンタとを備
えた演算処理装置であって、少なくとも即値データ転送
先または即値演算対象のレジスタをＮ個（Ｎは２以上）
指定する複数即値命令を有する命令セットを備えた演算
処理装置であり、上記複数装置命令が、即値データ転送
先または即値演算対象のレジスタを１度にＮ個（Ｎは２
以上）指定することができるという作用を有する。

【００１５】本発明の請求項２に記載の発明は、請求項
１記載の演算処理装置において、命令記憶手段が、複数
即値命令によって転送する複数の即値データを複数即値
命令に後続するアドレスに記憶することを特徴とするも
のであり、ＰＣ相対アドレッシングを備えていない演算
処理装置においても、プログラム・カウンタが即値デー
タのアドレスを供給して、複数即値命令の実行即値が可
能になるという作用を有する。

【００１６】本発明の請求項３に記載の発明は、請求項
１または２記載の演算処理装置において、データを記憶
するデータ記憶手段と、このデータ記憶手段のアドレス
を記憶するアドレスレジスタとを備え、即値データ転送
先または即値演算対象のレジスタがアドレスレジスタで
あることを特徴とするものであり、複数即値命令が、即
値データ転送先または即値演算対象のアドレスレジスタ
を１度にＮ個（Ｎは２以上）指定することができるとい
う作用を有する。

【００１７】本発明の請求項４に記載の発明は、即値命
令を検出する手段と、即値命令が連続していることを検
出する連続検出手段と、即値命令から即値データを抽出
する即値抽出手段と、即値命令から即値データ転送先ま
たは即値演算対象のレジスタのコードを生成するレジス
タコード生成手段と、連続検出手段とレジスタコード生
成手段に接続されて複数即値命令のコードを生成する命
令コード生成手段とを備えた命令変換装置であり、命令
コード生成手段が、連続する複数の即値命令を一個の複
数即値命令に変換することができるという作用を有す
る。

【００１８】また、本発明の請求項５に記載の発明は、
請求項４記載の命令変換装置において、レジスタコード
生成手段が、即値データ転送先または即値演算対象の複
数のレジスタを組にして符号化したレジスタコードを生
成するものであり、命令コード生成手段が連続する複数
の即値命令を一個の複数即値命令に変換することができ
るという作用を有する。

【００１９】本発明の請求項６に記載の発明は、請求項
４または５記載の命令変換装置によって変換された命令
を使用することを特徴とする請求項１から３のいずれか
に記載の演算処理装置であり、請求項４または５の命令
変換装置によって自動的に変換された複数即値命令を命
令記憶手段が記憶して、複数即値命令が、即値データ転
送先または即値演算対象のレジスタを１度にＮ個（Ｎは
２以上）指定することができるという作用を有する。

【００２０】（実施の形態１）以下、本発明の実施の形
態を図面を参照して説明する。図１は本発明の第１の実
施の形態における演算処理装置の構成を示すブロック図
である。図１において、１００は演算処理装置全体を示
す。１は命令コードを記憶する命令記憶手段としてのメ
モリ、２はメモリ１から読み出した命令またはデータ一
時記憶する１６ビット幅のバッファレジスタである。３
は命令レジスタであり、バッファレジスタ２から出力さ
れる命令を記憶する。命令レジスタ３には、メモリ１か
らバッファレジスタ２を介して読み出された複数即値命
令が格納されている状態を示してある。３ａはＯＰコー
ドであり、複数即値命令であることを示す。３ｂと３ｃ
は第１および第２の転送先レジスタ指定フィールドであ
り、これらが即値データ転送先のレジスタを１度にＮ個
（Ｎは２以上）指定するという作用を行う。３ｄは相対
アドレスフィールドであり、第１の転送先レジスタに転
送する即値の相対アドレスを示す。４は命令レジスタ３
の上位８ビットに格納された命令のＯＰコード３ａをデ
コードして各種制御信号を出力する命令デコーダであ
る。５は命令レジスタ制御信号であり、命令レジスタ３
に新たに命令を読み込むか否かを指示する。６はセレク
タであり、命令レジスタ３に格納された命令を一時記憶
し、その命令の第１の転送先レジスタ指定フィールド３
ｂの２ビットと、第２の転送先レジスタ指定フィールド
３ｃの２ビットとのどちらかを選択して出力する。７は
レジスタ選択デコーダであり、セレクタ６から入力され
るレジスタコードをデコードして、後述するレジスタフ
ァイル８にレジスタ選択信号を出力する。８はレジスタ
ファイルであり、上記のレジスタ選択信号により選択さ
れる複数の読み書き可能なレジスタから構成される。９
はバスであり、バッファレジスタ２とレジスタファイル
８および後述するプログラムカウンタ１３に接続されて
いる。１０と１１はバスであり、レジスタファイル８と
後述するＡＬＵ１２に接続されている。１２はＡＬＵで
あり、バス１０と１１のデータに対して算術論理演算を
行い、結果をレジスタファイル８に出力する。１３はプ
ログラムカウンタであり、メモリ１から読み出す命令の
アドレスを記憶するとともに、そのアドレスを１ずつ増
加させる。

【００２１】次に、本実施の形態において、２個の即値
データをレジスタに転送する動作について、図１と図２
および図１０を参照しながら説明する。図２は図１０
（ｂ）に示したような２個の即値データを２個のレジス
タに転送するプログラムを、本実施の形態における命令
セットに基づく命令コードとして、メモリ１に配置した
様子を示している。メモリ１のアドレスＰには、即値転
送先レジスタ２個を指定する複数即値命令が格納されて
いる。アドレスＰ＋dispには第１の即値データ（ｉｍｍ
＃１）が格納され、アドレスＰ＋１＋dispには第２の即
値データｉｍｍ＃２）が格納されている。上記の複数即
値命令と２個の即値はいずれも２バイト長であり、合計
６バイトのコードサイズである。以下に、２個の即値デ
ータを２個のレジスタに転送する処理を、図１に示した
演算処理装置において３ステップで実行する場合の動作
について、各ステップ毎に説明する。

【００２２】（１）複数即値命令の処理ステップ プログラムカウンタ１３は、複数即値命令が格納されて
いるアドレスＰの値を出力する。セレクタ１５は、プロ
グラムカウンタ１３の値を選択して、メモリ１にアドレ
スＰの値を供給する。メモリ１からは、複数即値命令が
読み出され、バッファレジスタ２を介して命令レジスタ
３に格納される。前述したように、図１にはこの状態が
示してある。命令デコーダ４は、ＯＰコード３ａを入力
してデコードし、後述する２ステップの間、命令レジス
タ３が複数即値命令を保持することを指示する命令レジ
スタ制御信号５を出力するとともに、転送処理を行うよ
うに各種制御信号を出力する。セレクタ６は、第１のレ
ジスタ選択フィールド３ｂの２ビットを選択して出力す
る。

【００２３】（２）第１の即値を転送するステップ プログラムカウンタ１３は、加算器１４にアドレスＰの
値を出力したあと、カウンタの値をＰ＋１に進める。加
算器１４は、プログラムカウンタ１３から出力された値
Ｐと命令レジスタに保持されている相対アドレスフィー
ルド３ｄの値dispとの和Ｐ＋dispを出力する。セレクタ
１５は、加算器１４の出力を選択して、メモリ１にアド
レスＰ＋dispを供給する。メモリ１は、図２に示したよ
うに、アドレスＰ＋dispに格納されている第１の即値ｉ
ｍｍ＃１を出力してバッファレジスタ２に格納する。バ
ッファレジスタ２は、第１の即値をバス９に出力する。
セレクタ６は、第１のレジスタ選択フィールド３ｂを選
択してレジスタ選択デコーダ７に出力する。レジスタ選
択デコーダ７は、デコードしてレジスタ選択フィールド
３ｂに指定されているレジスタ（Ｒｅｇｌ）にバス９の
値を書き込むよう、レジスタファイル８に指示する制御
信号を出力する。レジスタファイル８は、バス９上に出
力されている第１の即値ｉｍｍ＃１をＲｅｇｌに格納す
る。

【００２４】（２）第２の即値を転送するステップ プログラムカウンタ１３は、加算器１４にアドレスＰ＋
１の値を出力したあと、カウンタの値をＰ＋２に進め
る。加算器１４は、プログラムカウンタ１３から出力さ
れた値Ｐ＋１と命令レジスタに保持されている相対アド
レスフィールド３ｄの値dispとの和Ｐ＋１＋dispを出力
する。セレクタ１５は、加算器１４の出力を選択して、
メモリ１にアドレスＰ＋１＋dispを供給する。メモリ１
は、図２に示したようにアドレスＰ＋１＋dispに格納さ
れている第２の即値ｉｍｍ＃２を出力してバッファレジ
スタ２に格納する。バッファレジスタ２は、第２の即値
をバス９に出力する。セレクタ６は、第２のレジスタ選
択フィールド３ｃを選択してレジスタ選択デコーダ７に
出力する。レジスタ選択デコーダ７は、デコードしてレ
ジスタ選択フィールド３ｃに指定されているレジスタ
（Ｒｅｇ２）にバス９の値を書き込むよう、レジスタフ
ァイル８に指示する制御信号を出力する。レジスタファ
イル８は、バス９上に出力されている第２の即値ｉｍｍ
＃２をＲｅｇ２に格納する。

【００２５】以上のように、本実施の形態１の演算処理
装置１００においては、図２に示すような複数即値命令
を含む命令セットを用いて制御することにより、複数即
値命令が、即値データ転送先のレジスタをレジスタファ
イル８の中から１度に２個指定するので、２個の即値デ
ータを２個のレジスタに転送する場合に、その命令コー
ドサイズと実行サイクルを削減することができる。すな
わち、図１０（ｃ）に示したような従来の８バイト・４
サイクルが、図２に示した６バイト・３サイクルとなる
ので、命令コードサイズと実行サイクルをともに４分の
３に削減することができる。したがって、この演算処理
装置１００をＬＳＩで実現する場合に、そのチップ面積
を削減してコストを低減できるとともに処理を高速化で
きるという効果を有する。そして実行ステップが小さく
なることによって動作周波数を小さくできるので、低消
費電力化を図ることができるという効果も有する。

【００２６】なお、本実施の形態１においては、複数即
値命令において即値転送先のレジスタを１度に２個だけ
指定するようにしているが、１度に３個以上指定するよ
うにすれば、さらなる命令コードサイズの削減と処理の
高速化を図ることができる。

【００２７】（実施の形態２）以下、本発明の第２の実
施の形態について説明する。図３は本発明の第２の実施
の形態における演算処理装置２００の構成を示す概略ブ
ロック図である。図１における各構成要素と同じものに
は同じ符号を付して重複した説明は省略する。図１との
違いは大きく２点ある。第１点は、図１の加算器１４と
セレクタ１５が削除されていて、プログラムカウンタ１
３の出力が直接メモリ１に供給される点である。第２点
は、複数即値命令において、相対アドレスフィールドが
存在せず、代わりに第１および第２の転送先レジスタ指
定フィールド３ｂと３ｃがそれぞれ４ビットに増えてい
る点である。相対アドレスフィールドをなくすることが
できるのは、複数即値命令によって転送する複数の即値
データを、常に複数即値命令に後続するアドレスに記憶
するようにして、即値の相対アドレスを指定する必要を
なくしたからである。

【００２８】次に、本実施の形態において、２個の即値
データをレジスタに転送する動作について、図３と図４
および図１０を参照しながら説明する。図４は図１０
（ｂ）に示したような２個の即値データを２個のレジス
タに転送するプログラムを、本実施の形態における命令
セットに基づく命令コードとして、メモリ１に配置した
様子を示している。メモリ１のアドレスＰには、即値転
送先レジスタ２個を指定する複数即値命令が格納されて
いる。アドレスＰ＋１には第１の即値データ（ｉｍｍ＃
１）が、アドレスＰ＋２には第２の即値データ（ｉｍｍ
＃２）が格納されている。上記の複数即値命令と２個の
即値はいずれも２バイト長であり、合計６バイトのコー
ドサイズである。以下に、２個の即値データを２個のレ
ジスタに転送する処理を、図３に示した演算処理装置２
００において３ステップで実行する場合の動作につい
て、各ステップ毎に説明する。

【００２９】（１）複数即値命令の処理ステップ プログラムカウンタ１３は、複数即値命令が格納されて
いるアドレスＰの値を出力して、メモリ１にアドレスＰ
の値を供給する。メモリ１からは複数即値命令が読み出
され、バッファレジスタ２を介して命令レジスタ３に格
納される。図３にはこの状態が示してある。命令デコー
ダ４は、ＯＰコード３ａを入力してデコードし、後述す
る２ステップの間、命令レジスタ３が複数即値命令を保
持することを指示する命令レジスタ制御信号５を出力す
るとともに、転送処理を行うように各種制御信号を出力
する。セレクタ６は、第１のレジスタ選択フィールド３
ｂの４ビットを選択して出力する。

【００３０】（２）第１の即値を転送するステップ プログラムカウンタ１３は、カウンタの値をＰ＋１に進
め、メモリ１にアドレスＰ＋１を供給する。メモリ１
は、図４に示したようにアドレスＰ＋１に格納されてい
る第１の即値ｉｍｍ＃１を出力してバッファレジスタ２
に格納する。バッファレジスタ２は、第１の即値をバス
９に出力する。セレクタ６は、第１のレジスタ選択フィ
ールド３ｂを選択してレジスタ選択デコーダ７に出力す
る。レジスタ選択デコーダ７は、デコードしてレジスタ
選択フィールド３ｂに指定されているレジスタ（Ｒｅｇ
ｌ）にバス９の値を書き込むよう、レジスタファイル８
に指示する制御信号を出力する。レジスタファイル８
は、バス９上に出力されている第１の即値ｉｍｍ＃１を
Ｒｅｇｌに格納する。

【００３１】（２）第２の即値を転送するステップ プログラムカウンタ１３は、カウンタの値をＰ＋２に進
め、メモリ１にアドレスＰ＋２を供給する。メモリ１
は、図４に示したようにアドレスＰ＋２に格納されてい
る第２の即値ｉｍｍ＃２を出力してバッファレジスタ２
に格納する。バッファレジスタ２は、第２の即値をバス
９に出力する。セレクタ６は、第２のレジスタ選択フィ
ールド３ｃを選択してレジスタ選択デコーダ７に出力す
る。レジスタ選択デコーダ７は、デコードしてレジスタ
選択フィールド３ｃに指定されているレジスタ（Ｒｅｇ
２）にバス９の値を書き込むようにレジスタファイル８
に指示する制御信号を出力する。レジスタファイル８
は、バス９上に出力されている第２の即値ｉｍｍ＃２を
Ｒｅｇ２に格納する。

【００３２】以上のように、本実施の形態２の演算処理
装置２００においては、図４に示すような複数即値命令
を含む命令セットを用いて制御することにより、複数即
値命令が、即値データ転送先のレジスタをレジスタファ
イル８の中から１度に２個指定するので、２個の即値デ
ータを２個のレジスタに転送する場合に、その命令コー
ドサイズと実行サイクルを、実施の形態１と同様に、そ
れぞれ４分の３に削減することができる。したがって、
本発明の演算処理装置２００をＬＳＩで実現する場合
に、そのチップ面積を削減してコストを低減できるとと
もに、処理を高速化できるという効果を有する。そして
実行ステップが小さくなることによって動作周波数を小
さくできるので、低消費電力化を図ることができるとい
う効果も有する。

【００３３】また、本実施の形態２においては、複数即
値命令によって転送する複数の即値データを、常に複数
即値命令に後続するアドレスに記憶するようにして、複
数即値命令中で即値の相対アドレスを指定する必要をな
くすることができる。このことにより、実施の形態１で
必要な構成要素であった加算器１４とセレクタ１５を削
除することができるので、ＬＳＩで実現する場合に、そ
のチップ面積を削減してコストを低減できるとともに、
低消費電力化を図ることができるという効果を有する。

【００３４】なお、本実施の形態２においては、複数即
値命令において即値転送先のレジスタを１度に２個だけ
指定するようにしているが、１度に３個以上指定するよ
うにすれば、さらなる命令コードサイズの削減と処理の
高速化を図ることができる。この点に関して、本実施の
形態においては、複数即値命令中で即値の相対アドレス
を指定する必要がなくなったため、複数即値命令中でよ
り多くの即値転送先のレジスタを１度に指定できるとい
う効果も有する。

【００３５】（実施の形態３）以下、本発明の第３の実
施の形態について説明する。図５は本発明の第３の実施
の形態における演算処理装置３００の概略ブロック図で
ある。この演算処理装置３００の構成は、ディジタル信
号処理プロセッサの特徴を備えている。すなわちデータ
メモリ間の積和演算を高速に実行するように構成してい
る。図５における構成要素の１から１１までと１３は、
図３と同様であるので説明は省略する。図５において、
１６と１７はデータメモリであり、それぞれバス１０と
１１にデータを出力する。１８と１９はアドレスレジス
タであり、それぞれデータメモリ１６と１７にアドレス
を供給するとともに、バス９に接続され、バス９の値を
格納することができる。２０は積和演算回路であり、バ
ス１０とバス１１の値を乗算するとともに、その積を累
積加算し、その結果をレジスタファイル８に格納する。
なおレジスタ選択デコーダ７は、アドレスレジスタ１８
と１９にもバス９の値を書き込むことを指示する制御信
号を出力するように構成されている。

【００３６】次に、本実施の形態において、２個の即値
データをレジスタに転送する動作について図４および図
５を参照しながら説明する。メモリ１には、実施の形態
２と同様に、図４に示すような複数即値命令を含む命令
セットに基づく命令コードが記憶されている。この時、
転送先レジスタ指定フィールド３ｂと３ｃには、レジス
タファイル８の中のレジスタだけでなく、アドレスレジ
スタ１８または１９も指定することができる。まず、転
送先レジスタ指定フィールド３ｂまたは３ｃが指定する
即値転送先が、レジスタファイル８のなかのレジスタの
場合は、実施の形態２の場合と全く同様に実行すること
ができる。即値転送先がアドレスレジスタ１８または１
９である場合は、第１または第２の即値転送のステップ
において、レジスタ選択デコーダ７が、転送先レジスタ
指定フィールド３ｂまたは３ｃが指定するアドレスレジ
スタに、バス９の値を書き込むことを指示する制御信号
を出力することにより即値の転送を実行する。

【００３７】以上のように、本実施の形態３の演算処理
装置３００においては、図４に示すような複数即値命令
を含む命令セットを用いて制御することにより、複数即
値命令が、即値データ転送先のレジスタをレジスタファ
イル８とアドレスレジスタ１８および１９の中から１度
に２個指定するので、２個の即値データを２個のレジス
タに転送する場合に、その命令コードサイズと実行サイ
クルを、実施の形態１、２と同様に、それぞれ４分の３
に削減することができる。さらに、同じ命令コードサイ
ズと実行サイクルで、アドレスレジスタ１８および１９
にも即値を転送できる。したがって、本発明の演算処理
装置３００をＬＳＩで実現する場合に、そのチップ面積
を削減してコストを低減できるとともに、処理を高速化
できるという効果を有する。そして実行ステップが小さ
くなることによって動作周波数を小さくできるので、低
消費電力化を図ることができるという効果も有する。

【００３８】特に、本実施の形態３の演算処理装置３０
０のようなメモリ間積和演算を行う場合は、積和演算を
開始する前に、データメモリ１６および１７に格納され
た演算対象の２つのデータ列の先頭アドレスを、アドレ
スレジスタ１８と１９に即値として設定する処理が頻発
する。そこで、本発明における複数即値命令を大きい頻
度で利用できるので、上記した本発明の作用をより大き
く享受できるという効果を有する。

【００３９】なお、本実施の形態３においても、複数即
値命令において即値転送先のレジスタを１度に２個だけ
指定するようにしているが、１度に３個以上指定するよ
うにすれば、さらなる命令コードサイズの削減と処理の
高速化を図ることができることは、実施の形態１と２の
場合と同じである。また、本実施の形態３においては、
即値転送先のレジスタは、レジスタファイル８内のレジ
スタとアドレスレジスタ１８、１９を対象として説明し
ているが、図示していない例えば周辺回路の制御レジス
タ等も複数の即値転送先として指定できるようにしても
よい。また、実施の形態１、２、３においては、説明を
簡単にするため、転送先レジスタ指定フィールド３ｂと
３ｃを別のフィールドにしているが、両者を融合して１
つのフィールドにしてもよい。すなわち、複数の転送先
レジスタの組を符号化したレジスタコードを持つように
してもよい。

【００４０】（実施の形態４）以下、本発明の第４の実
施の形態について説明する。図６は本発明の第４の実施
の形態における演算処理装置４００の概略ブロック図で
ある。図６において、２１は即値命令検出手段としての
即値命令検出部であり、入力される命令プログラムコー
ドが、図７（ａ）に示すような１６ビット幅の即値を含
む即値命令でああるかどうかを検出する。２２は連続検
出手段としての連続検出部であり、即値命令が連続して
いることを検出する。２３は即値抽出手段としての即値
抽出部であり、即値命令検出部２１が即値命令を検出す
ると、入力された命令プログラムコードの下位１６ビッ
トの値を即値データとして選択して出力する。２４はレ
ジスタコード生成手段としてのレジスタコード生成部で
あり、連続検出部２２が即値命令が連続したことを検出
すると、その連続した即値命令コードから即値データ転
送先または即値演算対象のレジスタを解読して、そのコ
ードを生成する。２５は命令コード生成手段としての命
令コード生成部であり、連続検出部２２が即値命令が連
続したことを検出すると、複数即値命令のＯＰコードを
生成するとともに、レジスタコード生成部２４が出力す
るレジスタコードを合わせて複数即値命令コードとして
出力する。２６はセレクタであり、連続検出部２２が即
値命令が連続したことを検出すると、まず命令コード生
成部２５が出力する複数即値命令のコードをオブジェク
トコードとして出力し、次に即値抽出部２３が抽出した
即値を出力する。

【００４１】次に、以上のように構成された命令変換装
置４００に、図７（ａ）に示した連続する即値命令が命
令プログラムコードとして入力されたとき、図７（ｂ）
に示した複数即値命令を含むオブジェクトコードを出力
する動作について説明する。図７（ｂ）は即値データ転
送先または即値演算対象の複数（本実施の形態では２
個）のレジスタのコードをそれぞれ別のフィールドで指
定する場合を示してある。即値命令検出部２１に図７
（ａ）に示した最初の即値命令が入力されると、即値命
令と判断して即値命令検出信号を出力する。即値抽出部
２３は、入力された命令プログラムコードの下位１６ビ
ットの値を第１の即値データ（ｉｍｍ＃１）として選択
して出力する。次に、即値命令検出部２１に図７（ａ）
に示した第２番目の即値命令が入力されると、即値命令
と判断して即値命令検出信号を再び出力する。即値抽出
部２３は、入力された命令プログラムコードの下位１６
ビットの値を第２の即値データ（ｉｍｍ＃２）として選
択して出力する。連続検出部２２は、即値命令検出部２
１から連続して即値検出信号が出力されたことを検出し
て、連続検出信号を命令コード生成部２５とレジスタコ
ード生成部２４に出力する。レジスタコード生成部２４
は、連続した即値命令コードから即値データ転送先また
は即値演算対象のレジスタを解読して、図８（ａ）に示
したレジスタコード表に基づいて、そのコードを生成し
て命令コード生成部２５に出力する。命令コード生成部
２５は、複数即値命令のＯＰコードを生成するととも
に、レジスタコード生成部２４が出力するレジスタコー
ドを合わせて複数即値命令コードとして出力する。セレ
クタ２６は、まず命令コード生成部２５が出力した複数
即値命令コードを選択して出力した後、即値抽出部２３
が連続して出力した第１および第２の即値データを連続
して出力する。なお、図８中のｒｅｇ＃０、１、２、３
は図５のレジスタファイル８中のレジスタを示してお
り、ＡＲ＃０、ＡＲ＃１はそれぞれアドレスレジスタ１
８と１９を示している。

【００４２】以上のように、本実施の形態４における命
令変換装置４００では、連続する複数の即値命令を一個
の複数即値命令に変換することができる。これにより、
図７に示すように従来合計８バイトの命令コードサイズ
を６バイトに削減することができる。また、本実施の形
態４における命令変換装置４００で変換した命令コード
を用いれば、命令メモリの容量を削減することができる
ので、プロセッサをＬＳＩで実現する場合に、そのチッ
プ面積を削減してコストを低減でき、命令メモリの読み
出しに伴う消費電力を低減できるという効果を有する。

【００４３】（実施の形態５）以下、本発明の第５の実
施の形態について説明する。本実施の形態における命令
変換装置の構成は図６に示した第４の実施の形態におけ
る命令変換装置４００と同じなので、構成についての説
明は省略する。

【００４４】次に、以上のように構成された命令変換装
置４００において、図７（ａ）に示した連続する即値命
令が命令プログラムコードとして入力されたとき、図７
（ｃ）に示した複数即値命令を含むオブジェクトコード
を出力する動作について説明する。図７（ｃ）は即値デ
ータ転送先または即値演算対象の複数（本実施の形態で
は２個）のレジスタを組にして、１つのフィールドで指
定する場合を示してある。即値命令検出部２１に図７
（ａ）に示した最初の即値命令が入力されると、即値命
令と判断して即値命令検出信号を出力する。即値抽出部
２３は、入力された命令プログラムコードの下位１６ビ
ットの値を第１の即値データ（ｉｍｍ＃１）として選択
して出力する。次に、即値命令検出部２１に図７（ａ）
に示した第２番目の即値命令が入力されると、即値命令
と判断して即値命令検出信号を再び出力する。即値抽出
部２３は、入力された命令プログラムコードの下位１６
ビットの値を第２の即値データ（ｉｍｍ＃２）として選
択して出力する。連続検出部２２は、即値命令検出部２
１から連続して即値検出信号が出力されたことを検出し
て、連続検出信号を命令コード生成部２５とレジスタコ
ード生成部２４に出力する。レジスタコード生成部２４
は、連続した即値命令コードから即値データ転送先また
は即値演算対象のレジスタを解読して、図８（ｂ）に示
したレジスタコード表に基づいて、そのコードを生成し
て命令コード生成部２５に出力する。このとき、指定す
るレジスタの順序が逆の場合も同じコードを発生する。
命令コード生成部２５は、複数即値命令のＯＰコードを
生成するとともに、レジスタコード生成部２４が出力す
るレジスタコードを合わせて複数即値命令コードとして
出力する。セレクタ２６は、まず命令コード生成部２５
が出力した複数即値命令コードを選択して出力した後、
即値抽出部２３が連続して出力した第１および第２の即
値データを連続して出力する。ただし即値データを出力
する順番は、図８（ｂ）に示したレジスタコード表のレ
ジスタの組に示したレジスタの順番に対応した順番で出
力する。なお、図８中のｒｅｇ＃０、１、２、３は図５
のレジスタファイル８中のレジスタを示しており、ＡＲ
＃０、ＡＲ＃１はそれぞれアドレスレジスタ１８と１９
を示している。

【００４５】以上のように、本実施の形態５における命
令変換装置４００では、連続する複数の即値命令を一個
の複数即値命令に変換することができる。これにより、
図７に示すように従来合計８バイトの命令コードサイズ
を６バイトに削減することができる。また、本実施の形
態５における命令変換装置４００で変換した命令コード
を用いれば、命令メモリの容量を削減することができる
ので、プロセッサをＬＳＩで実現する場合に、そのチッ
プ面積を削減してコストを低減でき、命令メモリの読み
出しに伴う消費電力を低減できるという効果を有する。
さらに、本実施の形態５においては、レジスタコード生
成部２２が、即値データ転送先または即値演算対象の複
数（本実施の形態では２個）のレジスタを組にして符号
化したレジスタコードを出力することにより、より多く
の即値データ転送先または即値演算対象の複数のレジス
タの組を表すことができるという効果を有する。なぜな
ら、図８（ａ）に示したように、実施の形態４では、Ｒ
ｅｇｌフィールドとＲｅｇ２フィールドの合計４ビット
で、レジスタ４個の組み合わせを表すのが限界であった
が、本実施の形態５では、図８（ｂ）に示したように４
ビットのコードで表せる１６通りのうち、レジスタ４個
の組み合わせは６通りしか使用しないので、残りの１０
通りには、別のレジスタの組（例えば表中に示したレジ
スタｒｅｇ＃２、ｒｅｇ＃３の組など）を割り当てるこ
とができるからである。

【００４６】（実施の形態６）次に、本発明の第６の実
施の形態について、説明する。図９は本発明の第６の実
施の形態における演算処理装置の概略ブロック図であ
る。図９において、命令変換装置４００と演算処理装置
３００の構成は、それぞれ実施の形態３および４または
５に示したものと同様である。命令変換装置４００によ
って変換された命令コードを、演算処理装置３００にお
いて命令記憶手段としてのメモリ１に記憶する構成とな
っている。

【００４７】本実施の形態における演算処理装置３００
の動作は第３の実施の形態で説明した動作と同様であ
る。また、実施の形態４で説明した動作によって命令変
換装置４００が出力したオブジェクトコードを、メモリ
１に記憶することにより、複数即値命令が、即値データ
転送先のレジスタをレジスタファイル８とアドレスレジ
スタ１８および１９の中から１度に２個指定するので、
２個の即値データを２個のレジスタに転送する場合に、
その命令コードサイズと実行サイクルを、実施の形態
１、２、３と同様に、それぞれ４分の３に削減すること
ができる。さらに、同じ命令コードサイズと実行サイク
ルで、アドレスレジスタ１８または１９にも即値を転送
できる。したがって、本発明の演算処理装置３００をＬ
ＳＩで実現する場合に、そのチップ面積を削減してコス
トを低減できるとともに処理を高速化できるという効果
を有する。そして実行ステップが小さくなることによっ
て動作周波数を小さくできるので、低消費電力化を図る
ことができるという効果も有する。

【００４８】

【発明の効果】以上の説明から明らかなように、本発明
の演算処理装置および命令変換装置は、小さい命令コー
ドサイズで高速に、即値データを対象とする転送または
演算処理を可能とし、即値データを読み出す際の消費電
力を低減し、かつ、小型化が容易になるという有利な効
果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における演算処理装
置の構成を示すブロック図

【図２】本発明の演算処理装置における命令セットを例
示する一覧図

【図３】本発明の第２の実施の形態における演算処理装
置の構成を示すブロック図

【図４】本発明の演算処理装置における命令セットを例
示する一覧図

【図５】本発明の第３の実施の形態における演算処理装
置の構成を示すブロック図

【図６】本発明の第４および第５の実施の形態における
命令変換装置の構成を示すブロック図

【図７】（ａ）、（ｂ）、（ｃ）本発明の命令変換装置
における命令セットを従来例と比較して例示するデータ
構造図

【図８】（ａ）、（ｂ）本発明の命令変換装置における
命令セットにおけるレジスタコードを例示する一覧図

【図９】本発明の第６の実施の形態における演算処理装
置の構成を示すブロック図

【図１０】（ａ）従来の演算処理装置における命令セッ
トを例示するデータ構造図 （ｂ）従来の演算処理装置における２個のイミディエト
データをレジスタに転送するプログラムを例示する記号
図 （ｃ）従来の演算処理装置における命令コード配置とコ
ードサイズおよび実行サイクル数を例示する一覧図

【符号の説明】

１ メモリ ２ バッファレジスタ ３ 命令レジスタ ４ 命令デコード ５ 制御信号 ６ セレクタ ７ レジスタ選択デコード ８ レジスタファイル ９、１０、１１ バス １３ プログラムカウンタ １６、１７ データメモリ １８、１９ アドレスレジスタ ２０ 積和演算回路 ２１ 即値命令検出部 ２２ 連続検出部 ２３ 即値抽出部 ２４ レジスタコード生成部 ２５ 命令コード生成部 ２６ セレクタ １００、２００、３００ 演算処理装置 ４００ 命令変換装置

Claims (6)

【特許請求の範囲】
1. 【請求項１】 命令コードを記憶する命令記憶手段と、
   この命令記憶手段にアドレスを供給するプログラムカウ
   ンタとを備えた演算処理装置であって、少なくとも即値
   データ転送先または即値演算対象のレジスタをＮ個（Ｎ
   は２以上）指定する複数即値命令を有する命令セットを
   備えることを特徴とする演算処理装置。
2. 【請求項２】 命令記憶手段が、複数即値命令によって
   転送する複数の即値データを前記複数即値命令に後続す
   るアドレスに記憶することを特徴とする請求項１記載の
   演算処理装置。
3. 【請求項３】 データを記憶するデータ記憶手段と、こ
   のデータ記憶手段のアドレスを記憶するアドレスレジス
   タとを備え、即値データ転送先または即値演算対象のレ
   ジスタが前記アドレスレジスタであることを特徴とする
   請求項１または２記載の演算処理装置。
4. 【請求項４】 即値命令を検出する手段と、即値命令が
   連続していることを検出する連続検出手段と、即値命令
   から即値データを抽出する即値抽出手段と、即値命令か
   ら即値データ転送先または即値演算対象のレジスタのコ
   ードを生成するレジスタコード生成手段と、前記連続検
   出手段とレジスタコード生成手段に接続されて複数即値
   命令のコードを生成する命令コード生成手段とを備えた
   命令変換装置。
5. 【請求項５】 レジスタコード生成手段が、即値データ
   転送先または即値演算対象の複数のレジスタを組にして
   符号化したレジスタコードを生成することを特徴とする
   請求項４記載の命令変換装置。
6. 【請求項６】 請求項４または５記載の命令変換装置に
   よって変換された命令を使用することを特徴とする請求
   項１から３のいずれかに記載の演算処理装置。