JP3392413B2 - ２レベルマイクロ制御方式及び方法 - Google Patents

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第5,6,7図） 発明が解決しようとする課題（第７図） 課題を解決するための手段（第1,2図） 作用（第1,2図） 実施例（第3,4図） 発明の効果 〔概要〕 レベル1,2メモリから順次マイクロ命令を読み出し、
処理する２レベルマイクロ制御方式及び方法に関し、 処理速度の速い２レベルマイクロ制御方式を提供する
ことを目的とし、 指示されたアドレス指定法によりレベル１メモリに対
しアドレス指定を行い、処理結果又はレベル１メモリか
ら読み出され、分岐選択されたマイクロ命令コードの所
定領域に基づき指示された前記アドレス指定法により、
レベル１メモリから読み出されたマイクロ命令の分岐選
択を行い、分岐選択された当該マイクロ命令コードの所
定領域に基づきレベル２メモリに対するアドレスの指定
を行い、処理結果又はレベル１メモリから読み出された
マイクロ命令の中から分岐選択された命令コードの所定
領域に基づき指示されたマイクロ制御アドレス指定法に
より、レベル２メモリから読み出されたマイクロ命令の
分岐選択を行う構成である。 〔産業上の利用分野〕 本発明は２レベルマイクロ制御方式及び方法に係り、
特に、マイクロ命令コードを格納するレベル１メモリ及
びレベル２メモリと、当該メモリから順次読み出された
マイクロ命令コードに基づき処理を行う処理部とを有す
る２レベルマイクロ制御方式及び方法に関する。 〔従来の技術〕 従来、第５図、第６図及び第７図に示すようなマイク
ロ制御方式があった。 第５図に示した、第一の従来例に係る方式は同図に示
すように、マイクロ命令コードを格納するCS（control
strage）41と、当該CS41から順次読み出されたマイクロ
命令にしたがって演算を行う演算部48と、当該CS41に対
し、外部からのアドレスの指定、アドレス・カウンタ43
bにより正規の順序では実行するたびに１ずつCSAレジス
タ43aのアドレスの加算を行い、または無条件ブランチ
及び条件ブランチ（機能ブランチ）によりアドレスの指
定を行うアドレス指定法により、現在実行すべきマイク
ロ命令コードのアドレスの指定を行うアドレス指定部43
と、分岐決定回路47による決定に基づきCS41から読み出
されたマイクロ命令の分岐選択を行う分岐選択部45と、
当該分岐選択部45により前回選択されたマイクロ命令コ
ードの所定領域、前記演算部48の演算結果に基づき、ア
ドレス指定部43に対しアドレス指定法の決定を行い、分
岐選択部45に対し分岐の決定を行う分岐決定回路47とを
有するものである。 また、前記分岐選択部45にはCSAレジスタ43aから入力
するアドレスの下２桁または分岐決定回路47からのアド
レス値の選択を行うマルチプレクサ45aと、前記CS41か
ら読み出されたマイクロ命令の中から選択された分岐用
アドレス値に該当するマイクロ命令の選択を前記分岐決
定回路47が指示したアドレス指定法により行うWAYセレ
クタ45bと、CSRレジスタ45cとを有する。第一の従来例
に係る方式は次のように動作する。 前記CSAレジスタ43aに対し前記分岐決定回路47が決定
したアドレス指定法によりエントリ・アドレスの指定ま
たは前記カウンタまたは第２の従来例に示される方法に
より、当該CSAレジスタ43aは当該アドレスの上位桁の固
定アドレスから前記CS41に対し、該当するマイクロ命令
の読出しの指示を行い、前記マルチプレクサ45aにより
選択された前記アドレスのうち下位桁または前記分岐決
定回路47からの指示により前記WAYセレクタ45bはCS41か
ら該当するマイクロ命令を選択して、前記演算部48に送
出することになる。 本方式にあっては、アドレス・カウンタによる１ずつ
のアドレスを指定するアドレス指定法を用いる場合はマ
イクロコードにアドレス領域を必要としないので、当該
フィールドを他の目的に使用できる。また、マイクロコ
ードにアドレス領域を他のフィールドと共用することで
マイクロコードのビット巾を削減することができる。 また、第６図には第二の従来例を示す。 当該例は同図に示すように、第一の従来例と異なり、
CSAレジスタ53は最初に外部から指示されたエントリ・
アドレス、またはCS41から読み出されて分岐選択された
マイクロ命令の所定領域に基づいて分岐決定回路57によ
り決定されたアドレス指定法により指定されたアドレス
の上位桁に相当する固定アドレスにより前記CS41に対
し、該当するマイクロ命令を読み出し、前記分岐決定回
路57は演算部48による演算結果及びCSRレジスタ55cに格
納されたマイクロ命令コードの所定領域に基づいて決定
した前記アドレス指定法によりWAYセレクタ55bに対し分
岐選択の指示を行う。 当該方式はマイクロプログラムの実行順序に関係な
く、マイクロ制御記憶のアドレス空間にマイクロコード
を割り付けることができること、従って、マイクロプロ
グラムにアドレス指定に関する制約がない。及び複雑な
演算も高速実行可能なこと等が高速演算制御にこの方式
が用いられる理由である。 さらに、第７図には第三の従来例を示す。 当該例は同図に示すように、マイクロ命令コードを格
納するレベル1CS61及びレベル2CS62と、当該CS61,62か
ら順次読み出されたマイクロ命令コードに基づき演算を
行う演算部48と、当該レベル1CS61に対し、外部からの
アドレスの指定、分岐決定回路67の決定したアドレス指
定法により、現在実行すべきマイクロ命令コードのアド
レスの指定を行うレベル１アドレス指定部63と、当該指
定部63による指定又は分岐決定回路67が決定したアドレ
ス指定法に基づきレベル1CS61から読み出されたマイク
ロ命令の分岐選択を行うレベル１分岐選択部65と、レベ
ル１分岐選択部65により前回選択されたマイクロ命令コ
ードの所定領域又は前記演算部48の演算結果に基づき、
レベル１アドレス指定部63のアドレス指定法を決定し、
レベル１分岐選択部65に対する分岐選択の指示を決定す
る分岐決定回路67と、レベル１分岐選択部65により選択
されたマイクロ命令コードの所定領域に基づきレベル2C
S62に対し、マイクロ命令コードのアドレスの指定を行
うレベル２アドレス指定部64とを有するものである。 本方式では、CSを２個設けることにより、マイクロ制
御記憶のマイクロ操作の指定の容易さや制御記憶の容量
の減少を図ることができることになる。 〔発明が解決しようとする課題〕 ところで、以上説明したうち、第三の従来例が最も優
れているが、当該方式にあっては、前記レベル２マイク
ロ制御記憶のアドレス指定法は単一であり、レベル１メ
モリ61に格納されたマイクロ命令コードにレベル２アド
レス領域を設けて直接レベル２メモリ62のアドレスを指
定する。つまり、レベル２メモリ62には条件によって分
岐させる機能はなく処理速度を十分にとれないという問
題点を有していた。 そこで、本発明は以上の問題点を解決するためになさ
れたものであり、前記制御用メモリの容量を増加させる
ことなく、レベル２メモリに関するマイクロ制御記憶に
条件により分岐させる機能をもたせることにより、処理
速度の速い２レベルマイクロ制御方式を提供することを
目的としてなされたものである。 〔課題を解決するための手段〕 以上の技術的課題を解決するため、第一の発明は第１
図に示すように、マイクロ命令コードを格納するレベル
１メモリ及びレベル２メモリ1,2と、当該メモリ1,2から
順次読み出されたマイクロ命令コードに基づき処理を行
う処理部８とを有する２レベルマイクロ制御方式におい
て、レベル１メモリ１に対し、外部からのアドレスの指
定、または分岐決定回路７が指示したアドレス指定法に
より、現在実行すべきマイクロ命令コードのアドレスの
指定を行うレベル１アドレス指定部３と、分岐決定回路
７が指示した前記アドレス指定法に基づきレベル１メモ
リ１から読み出されたマイクロ命令の分岐選択を行うレ
ベル１分岐選択部５と、レベル１分岐選択部５により前
回選択されたマイクロ命令コードの所定領域又は処理部
８の処理結果に基づき、前記アドレス指定法及びレベル
２分岐選択部に対するマイクロ制御アドレス指定法の指
示を行う分岐決定回路７と、レベル１分岐選択部５によ
り選択されたマイクロ命令コードの所定領域に基づきレ
ベル２メモリ２に対しマイクロ命令コードのアドレス指
定を行うレベル２アドレス指定部４と、分岐決定回路７
が指示したマイクロ制御アドレス指定法に基づいてレベ
ル２メモリ２から読み出されたマイクロ命令の分岐選択
を行うレベル２分岐選択部６とを有するものである。 一方、第二の発明は第２図に示すように、マイクロ命
令コードを格納するレベル１メモリ及びレベル２メモリ
から順次マイクロ命令コードを読み出して、当該マイク
ロ命令を処理する２レベルマイクロ制御方法において、
指示されたアドレス指定法によりレベル１メモリに対す
るアドレスの指定を行い（S1）、読み出されたマイクロ
命令の処理結果またはレベル１メモリから読み出され、
分岐選択されたマイクロ命令コードの所定領域に基づき
指示された前記アドレス指定法によりレベル１メモリか
ら読み出されたマイクロ命令の分岐選択を行い（S2）、
分岐選択された当該マイクロ命令コードの所定領域に基
づきレベル２メモリに対するアドレスの指定を行い（S
3）、読み出されたマイクロ命令の処理結果、又はレベ
ル１メモリから読み出されたマイクロ命令の中から分岐
選択されたマイクロ命令コードの所定領域に基づき指示
されたマイクロ制御アドレス指定法により、レベル２メ
モリから読み出されたマイクロ命令の分岐の選択を行う
（S4）ものである。 〔作用〕 本発明の動作を説明する。 第１図及び第２図に示すように、本発明（第一及び第
二の発明）に係る２レベルマイクロ制御方式及び方法で
はステップS1で、前記レベル１アドレス指定部３は、前
記分岐決定回路７が指示したアドレス指定法により前記
レベル１メモリ１に対し、アドレスの指定を行う。 ここで、「アドレス指定法」には例えば、無条件ブラ
ンチ、機能ブランチ、またはアドレス・カウンタにより
アドレスの指定を行う指定法がある。また、「無条件ブ
ランチ」とは条件によらず常に分岐することをいい、処
理部の処理結果にはよらない。「機能ブランチ」とは前
記処理部の処理結果に基づいて分岐を行うことをいう。 ステップS2で、指示された当該アドレス指定法により
読み出された複数のマイクロ命令は前記レベル１分岐選
択部５により、前回に前記処理部８により処理されたマ
イクロ命令の処理結果、または前回に当該分岐選択部５
により分岐選択されたマイクロ命令コードの所定領域に
基づいて、指示されたアドレス指定法により、現在のマ
イクロ命令の分岐選択がなされることになる。 ここで、「分岐指定法」には「無条件ブランチ」と
「機能ブランチ」とがある。 ステップS3で、当該分岐選択部５に対し、分岐選択さ
れたマイクロ命令コードの所定領域に基づいて、前記レ
ベル２アドレス指定部４は前記レベル２メモリ２に対
し、アドレスを指定して該当するマイクロ命令を読み出
す。 ステップS4で、当該レベル２メモリ２から読み出され
たマイクロ命令についての前記処理部８による処理結
果、または前記レベル１分岐選択部５により選択された
マイクロ命令コードの所定領域に基づいて、前記分岐決
定回路７はマイクロ制御アドレス指定法を決定し、レベ
ル２分岐選択部６に対し、分岐選択の指示を行うことに
なる。 これにより、当該レベル２分岐選択部６は当該指示に
基づいて分岐選択を行うことになる。 〔実施例〕 続いて、本発明の実施例について説明する。 本例に係る２レベルマイクロ制御方式及び方法は、第
３図に示すように、マイクロ命令コードを格納するレベ
ル１メモリ１としてのレベル1CS11と、レベル２メモリ
２としてのレベル2CS12と、当該CS11,12から順次読み出
されたマイクロ命令に基づき処理を行う処理部８として
の演算部18と、当該CS11,12に対し、外部からのアドレ
スの指定、分岐決定回路17が決定した前記アドレス指定
法により、現在実行すべきマイクロ命令コードのアドレ
スの指定を行うレベル１アドレス指定部13と、分岐決定
回路17が決定したアドレス指定法に基づきレベル1CS11
から読み出されたマイクロ命令の分岐選択を行うレベル
１分岐選択部15と、レベル１分岐選択部15により前回選
択されたマイクロ命令コードの所定領域又は前記演算部
18の演算結果ステータス（STAT）のデータに基づき、レ
ベル１アドレス指定部13及びレベル１分岐選択部15に対
するアドレス指定法を決定し、レベル２分岐選択部16に
対する分岐選択の指示を行うためのマイクロ制御アドレ
ス指定法の決定を行う分岐決定回路17と、レベル１分岐
選択部15により選択されたマイクロ命令コードの所定領
域に基づきレベル2CS12に対し、マイクロ命令のアドレ
スの指定を行うレベル２アドレス指定部14と、分岐決定
回路17の指示したマイクロ制御アドレス指定法に基づい
てマイクロ命令の分岐選択を行うレベル２分岐選択部16
とを有するものである。 さらに、前記レベル１アドレス指定部13は同図に示す
ように、アドレスを格納するCSA1レジスタ13aと、アド
レス・カウンタ13bとを有するものである。 また、前記レベル１アドレス指定部13は同図に示すよ
うに、前記分岐決定回路17の指示したアドレス指定法に
より前記CSA1レジスタ14aに保持されたアドレスの下２
桁または当該分岐決定回路17により出力されるアドレス
に基づいて、分岐選択の指示を行うマルチプレクサ15a
と、当該指示にしたがって、前記レベル1CS11から読み
出されたマイクロ命令の分岐選択を行うWAYセレクト15b
と、分岐選択されたマイクロ命令コードを保持するCSR1
レジスタ15cと、を有するものである。 また、前記レベル２分岐選択部16は同図に示すよう
に、前記分岐決定回路17が指示したマイクロ制御アドレ
ス指定法にしたがい、前記CSA2レジスタ14に保持された
アドレスの下２桁または当該分岐決定回路17から出力さ
れるアドレスの選択を行うマルチプレクサ16aと、当該
マルチプレクサ16aからの指示に基づいて前記レベル2CS
12から読み出されたマイクロ命令の分岐選択を行うWAY
セレクト16bと、CSR2レジスタ16cとを有するものであ
る。 続いて、本実施例の動作を説明する。 第３図に示すように、前記レベル１アドレス指定部13
のCSA1レジスタ13aに最初の処理エントリ・アドレスが
外部の命令制御ユニットから与えられると、当該アドレ
スの上位桁の固定アドレス領域は前記レベル1CS11に対
する複数ワードのマイクロ命令を読み出し、当該アドレ
スの下２桁の分岐機能指定領域は、前記分岐決定回路17
の指示により、前記レベル１分岐選択部15のマルチプレ
クサ15aを介して前記WAYセレクト15bに指示を行い、エ
ントリ・アドレスでは、強制的にCSA1の下位２ビットが
マルチプレクサ15aにて選択されるように分岐決定回路
に外部から指示される。 同様にエントリ・アドレスのときレベル2CSはCSA2の
下位２ビットがマルチプレクサ16aにて選択されるよう
に分岐決定回路に外部から指示される。 分岐選択された当該マイクロ命令コードは当該レベル
１分岐選択部15の前記CSR1レジスタ15cに保持され、当
該レジスタ15Cに保持されたマイクロ命令コードの前記
所定領域としての分岐法決定領域は前記分岐決定回路17
により読まれ、当該領域以外のマイクロ命令の領域は前
記演算部18に送出され、演算処理の指示を行うことにな
る。以上が第一サイクルの仕事である。 次サイクルでは、当該分岐法決定領域及び当該演算部
18の演算結果ステータスを読み取ると、当該分岐決定回
路17は当該データに基づいて、前記レベル1CS11に対す
るアドレス指定法及び前記レベル2CS12に対するマイク
ロ制御アドレス指定法を決定する。 当該マイクロ制御アドレス指定法には、例えば、第一
の指定法は、レベル1CS11から読み出されたマイクロ命
令コードに、レベル２アドレス領域を設け、常に次に実
行するレベル２マイクロコードのアドレスをレベル１マ
イクロコードのアドレス領域で直接指定する指定法であ
り、従来と同様に分岐を行わないアドレス指定法であ
り、第二の指定法は、レベル1CS11から読み出されたマ
イクロ命令コードにレベル２アドレス領域と分岐機能指
定領域を設け、機能ブランチの場合には次に実行するレ
ベル２マイクロ命令コードの固定アドレスをレベル１マ
イクロコードのレベル２アドレス領域で直接指定し、ブ
ランチアドレスの分岐決定法を分岐機能指定領域で指示
するものである。 当該第一の指定法によりレベル2CS12に関するマイク
ロ命令の読み出す場合には、第４図（ａ）に示すよう
に、分岐が行われることになり、第二の指定法によりレ
ベル2CS12に関するマイクロ命令の読出しを行う場合に
は、同図（ｂ）に示すように、多数に分岐されれことに
なる。 すなわち、本例では、前記レベル１マイクロ制御記憶
の順序制御におけるアドレス指定法と、前記レベル２の
マイクロ制御記憶のアドレス指定法の第一の手段及び第
二の手段を任意に選択してマイクロ制御記憶の分岐制御
を行うことができることになる。 尚、第４図には従来例の場合と実施例の場合の動作例
を示すように、本例では従来の場合に比較して、分岐に
よる遷移が拡張されていることが示されている。 〔発明の効果〕 以上説明したように、本発明はレベル２マイクロ制御
記憶のアドレス指定法に機能ブランチ機能を設けること
でマイクロ制御の柔軟性が向上する。 また、レベル２マイクロ制御記憶のアドレス指定法に
機能ブランチ機能を設けることは実行的にレベル１マイ
クロ制御記憶の機能ブランチウェイの拡張と同様な意味
がある。これは複数の条件を見て次のマイクロ操作を決
定する場合に効果があり、結果的にはマイクロ命令処理
の高速化ができることになる。

【図面の簡単な説明】 第１図は第一の発明の原理ブロック図、第２図は第二の
発明の原理流れ図、第３図は実施例に係るブロック図、
第４図は従来例（ａ）及び実施例（ｂ）の動作例を示す
図、第５図は第一の従来例に係るブロック図、第６図は
第二の従来例に係るブロック図、第７図は第三の従来例
に係るブロック図である。 1,11……レベル１メモリ 2,12……レベル２メモリ 3,13……レベル１アドレス指定部 4,14……レベル２アドレス指定部 5,15……レベル１分岐選択部 6,16……レベル２分岐選択部 7,17……分岐決定回路 ８（18）……処理部（演算部）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/26 320 G06F 9/22 310

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】マイクロ命令コードを格納するレベル１メ
   モリおよびレベル２メモリと、 前記レベル１メモリまたはレベル２メモリから読み出さ
   れたマイクロ命令コードに基づき処理を行う処理部と、 前記レベル１メモリに対し、複数のマイクロ命令コード
   のアドレス指定を行うレベル１アドレス指定部と、 前記レベル１メモリから読み出された複数のマイクロ命
   令コードの中から、決定されたアドレス指定法によっ
   て、分岐選択を行うレベル１分岐選択部と、 前記レベル１分岐選択部により選択されたマイクロ命令
   コードの所定領域または当該領域以外のマイクロ命令の
   領域により処理を指示された前記処理部の処理結果ステ
   ータスに基づいて、前記レベル１メモリに対するアドレ
   ス指定法の決定を行う分岐決定回路と、 前記レベル１分岐選択部により選択されたマイクロ命令
   コードの所定領域に基づき前記レベル２メモリに対し、
   複数のマイクロ命令コードのアドレス指定を行うレベル
   ２アドレス指定部と、 前記レベル２メモリから読み出された複数のマイクロ命
   令コードの中から、決定されたアドレス指定法によっ
   て、分岐選択を行うレベル２分岐選択部とを有するとと
   もに、 前記分岐決定回路は、前記レベル１メモリから読み出さ
   れたマイクロ命令コードの分岐法決定領域と、当該領域
   以外のマイクロ命令の領域により処理を指示された前記
   処理部の処理結果ステータスとに基づいて、前記レベル
   ２メモリに対するアドレス指定法を決定することを特徴
   とするマイクロ命令制御装置。