JPS6346855B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は命令の解読機能を兼ね備えたマイクロ
プログラム記憶装置を有するマイクロプログラム
制御方法に関するものである。 第１図には従来から一般に用いられているマイ
クロプログラム制御装置の構成が示され、命令レ
ジスタ１１、命令デコーダ１２、アドレス選択回
路１３、マイクロプログラムアドレスレジスタ１
４、マイクロプログラム記憶装置１５、マイクロ
命令レジスタ１６及びマイクロ命令デコーダ１７
からなる。命令読み出しのマイクロルーチンでは
主記憶装置から命令の一語を読み出して命令レジ
スタ１１に記憶する。命令デコーダ１２は、命令
レジスタ１１の内容を解読してその命令コードに
対応するマイクロルーチンの初期アドレスを生成
する。命令デコーダ１２によつて生成された初期
アドレスはアドレス選択回路１３を介してマイク
ロプログラムアドレスレジスタ１４に記憶され、
そのアドレスに対応するマイクロ命令の一語がマ
イクロプログラム記憶装置１５から読み出され
る。読み出されたマイクロ命令の演算制御部（コ
ード）はマイクロ命令レジスタ１６に記憶され、
マイクロ命令のアドレス制御部（コード）はアド
レス選択回路１３に戻される。マイクロ命令レジ
スタ１６の内容はマイクロ命令デコーダ１７によ
つて解読され各種制御信号が発生される。一方、
アドレス選択回路１３に戻されたアドレス制御部
の内容はマイクロプログラムアドレスレジスタ１
４に転送され、順次マイクロ命令が読み出されて
実行される。 マイクロプログラム制御方式では制御の内容は
すべてマイクロプログラム記憶装置に記憶されて
いるため記憶装置の内容を書き替えるだけで異な
る処理が可能になるが、第１図の方式では異なる
命令体系に対する処理を実現するためには命令デ
コーダ１７の内容も変更する必要が生じる。とこ
ろが命令デコーダは通常命令体系に依存した構成
となるため、まつたく異なる命令体系を実現する
ためには十分大きなデコード回路を用意するか、
あるいは面倒な回路構成の変更を余義なくさせら
れる。すなわち第１図の方式では、命令デコーダ
の構成がマイクロプログラム制御装置の汎用性を
左右する大きな問題点となつていた。 第２図は、第１図の構成のマイクロプログラム
制御装置のタイミングチヤートを示したもので、
命令レジスタ１１の出力１ａ、命令デコーダ１２
の出力１ｂ、マイクロプログラムアドレスレジス
タ１４の出力１ｃ、マイクロプログラム記憶装置
１５の出力１ｄ及びマイクロ命令レジスタ１６の
出力１ｅが、基本クロツクと並置する形で示され
ている。図で斜線部は回路の遅延時間のために信
号が確定していない期間を示している。命令レジ
スタ１１の出力１ａが確定してから命令デコーダ
１２の出力１ｂが確定するまでの時間、換言すれ
ば、命令を解読して初期アドレスを発生するまで
に要する時間は、命令デコーダの構成方式や大き
さによつても異なるが記憶装置のアクセスに要す
る時間にほぼ匹敵するものであつて、第２図で
は、マイクロプログラム記憶装置の読み出しを開
始するまでに１マイクロサイクルの待ち時間が必
要となることを示している。したがつて第１図の
方式では、命令デコーダの構成が処理装置の高速
性にも大きな影響を与える問題となつていた。 第３図はマツピング方式として知られているも
のを示しており、命令体系の簡単な計算機に用い
られている。この方式は固定的なビツトパタン発
生回路３１を有し、ビツトパタン発生回路３１の
出力と命令レジスタ１１の内容を連結したものを
マイクロルーチンの初期アドレスとするもので、
命令デコーダを用いない簡単な方式である。第４
図は第３図の方式でのタイミングチヤートを示し
たもので、命令レジスタ１１の出力３ａとマイク
ロプログラムアドレスレジスタ１４の出力３ｂの
関係が示されている。この方式の特徴は、命令デ
コーダを用いないためマイクロルーチンの初期ア
ドレス発生までの時間を短かくできることで、第
４図に示されるように命令レジスタ１１の出力３
ａが確定しからマイクロプログラムアドレスレジ
スタ１４の出力３ｂが確定するまでの時間は第１
図の方式よりも１マイクロサイクル短かくなる。
しかしながら、このマツピング方式では、命令コ
ードに対する分岐先が固定化されるため命令コー
ドが２語以上になるような複雑な命令体系には用
いることができず一般的な方法ではない。また、
複数個の命令コードが共通処理を含むような場合
にも分岐先が異なるためにマイクロプログラム記
憶装置の容量が増大し実用的な方法ではない。 本発明は前述のような問題点を解決するものと
してなされたものであり、その目的は命令レジス
タの直後に命令デコーダを置かない構成とするこ
とで処理速度の向上を図ると共に、命令の解読機
能をマイクロプログラム記憶装置に集約すること
によつて柔軟な汎用性を有するマイクロプログラ
ム制御方法を提供することである。 上記目的を達成する為に、本発明はマイクロプ
ログラム記憶装置を複数語からなるページに分割
し、マイクロプログラムによつて制御可能なペー
ジ指定レジスタと、命令レジスタの内容を直接取
り込むことのできるページ内のアドレス指定レジ
スタを有し、任意のページを命令のデコード領域
として使用することを可能としたことを特徴とす
る。 以下図面に基づいて本発明の好適な実施例を詳
細に説明する。 第５図には本発明によるマイクロプログラム制
御装置の構成が示されており、命令が入力される
命令レジスタ１１、アドレス選択回路１３、アド
レス指定レジスタ１４、ページ指定レジスタ５
１、マイクロプログラム記憶装置１５、マイクロ
命令レジスタ１６及びマイクロ命令デコーダ１７
からなる。ここでページレジスタ５１は本発明に
係るものである。図示しない主記憶装置から読み
出された命令レジスタ１１の内容は図示しない制
御信号によつてアドレス選択回路１３を介してア
ドレス指定レジスタ１４に記憶される。ページ指
定レジスタ５１の内容はマイクロプログラムによ
つて制御される。ページ指定レジスタ５１とアド
レス指定レジスタ１４の内容を連結したものでマ
イクロプログラム記憶装置のアドレスを指定する
ものとして用い、マイクロプログラム記憶装置１
５からマイクロ命令の１語を読み出す。読み出さ
れたマイクロ命令の演算制御部はマイクロ命令レ
ジスタ１６に記憶され、ページ制御部はページ指
定レジスタ５１に、アドレス制御部はアドレス選
択回路１３に戻される。マイクロ命令レジスタ１
６の内容はマイクロ命令デコーダ１７で解読され
て各種制御信号を供給する。図示しない制御信号
によつて命令レジスタ１１の内容を解読せずに、
アドレス選択回路１３に戻されたマイクロ命令の
アドレス制御部はアドレス指定レジスタ１４に記
憶され、ページ指定レジスタ５１の内容とアドレ
ス指定レジスタ１４の内容を連結したものでマイ
クロプログラム記憶装置からマイクロ命令が読み
出される。このようにして一連のマイクロ命令が
順次実行される。マイクロプログラム記憶装置１
５のアドレス空間は複数ビツトからなるページ制
御部が共通する複数語のマイクロ命令を単位とす
る各ページ領域に分類される。マイクロプログラ
ム記憶装置１５のあるページ領域は命令レジスタ
１１の内容によつて分岐する各マイクロルーチン
の先頭のマイクロ命令を記憶する領域として割り
当てられており、任意の分岐が可能となる。さら
にページ指定レジスタ５１の内容を制御すること
で、同一の命令コードに対して複数の分岐方法が
可能であり複雑な命令体系にも対応できる。ま
た、命令デコーダを置かないので異なる命令体系
への対応もマイクロプログラム記憶装置１５の内
容を変更するだけで可能であり十分な汎用性を維
持する。 第６図は、第５図の方式におけるタイミングチ
ヤートを示したもので、命令レジスタ１１の出力
５ａ及び、ページ指定レジスタ５１とアドレス指
定レジスタ１４の出力５ｂが基本クロツクと併記
されている。本発明の方式では、命令レジスタ１
１の直後に命令デコーダを置かず、命令レジスタ
１１の内容を直接アドレス指定レジスタ１４にセ
ツトするので、第３図に示す従来のマツピング方
式と同様にマイクロルーチンの初期アドレス発生
までの時間を短かくできる。第６図は、本方式の
タイミング構成が第４図に示す従来のマツピング
方式と同様になることを示しており、本方式はタ
イミングの設計が容易で高速化に適した処理方式
である。 次に、第５図に示した処理方式を用いての具体
的な処理手順の例を説明する。まず対象としてい
る命令体系であるが、命令コードは８ビツトで表
現され上位の３ビツトがアドレツシングモードを
規定し下位５ビツトが実行処理内容を規定してい
る。各命令はその処理手順の違いから次の２種に
大別される。 (A) 処理対象となるオペランドがレジスタである
か、あるいはオペランドを必要としない命令
で、アキユムレータの操作命令やサブルーチン
からのリターン命令などがある。命令コードの
上位３ビツトが000のものはこの型の命令で、
命令読み出しルーチン終了後直接各命令コード
に対応する処理ルーチンは分岐して処理され
る。 (B) メモリをオペランドとするもので、メモリか
らアキユムレータへのコード命令、アキユムレ
ータとメモリ間の演算命令、ジヤンプ命令など
がある。この型の命令は命令コードの上位３ビ
ツトが001〜111のもので、上位３ビツトはオペ
ランドアドレスの計算モードを規定しており下
位５ビツトが実行処理内容を規定している。ア
ドレツシングモードとしては、直接アドレツシ
ング、間接アドレツシング、相対アドレツシン
グなどがある。この型の命令では、命令読み出
しルーチンの終了後各アドレス計算ルーチンに
分岐し、アドレス計算の終了後各命令に対応す
る実行ルーチンに分岐する。 上記命令を処理するために、第５図の命令レジ
スタ１１、アドレス指定レジスタ１４、ページ指
定レジスタ５１としては、それぞれ、８ビツト、
８ビツト、２ビツトのものが用いられ、マイクロ
プログラム記憶装置１５のアドレスの各ページに
は次の各機能が割り当てられている。 (1) （00）、（01）ページ 作業領域として用いられ、命令読み出しルー
チン及び各処理ルーチンの２語目以下が格納さ
れる。 (2) (10)ページ 命令コードの第１回目のデコード領域として
割り当てられ、(A)型命令の各ルーチンの第１語
目及び(B)型命令の各アドレス計算ルーチンの第
１語目が格納される。 (3) (11)ページ (B)型命令の第２回目のデコード領域で、各実
行処理ルーチンの第１語目が格納される。命令
読み出しのマイクロルーチンでは、主記憶装置
から命令の１語を読み出して命令レジスタ１１
に記憶する。読み出しルーチンを終了すると、
ページ指定レジスタ５１には(10)がアドレス指定
レジスタ１４には命令レジスタ１１の内容がセ
ツトされて、(10)ページの命令コードに対応する
アドレスに分岐する。(A)型命令の場合、(10)ペー
ジの対応するアドレスから始まるマイクロルー
チンは各命令に対応する実行処理ルーチンとな
つており、各実行処理を終了して命令読み出し
ルーチンに戻る。(B)型命令の場合は(10)ページの
対応するアドレスからアドレス計算ルーチンが
始まる。アドレス計算ルーチンを終了すると、
ページ指定レジスタ５１には(11)が、アドレス指
定レジスタ１４には再び命令レジスタ１１の同
じ内容がセツトされ、ページ指定レジスタ５１
によつて指定された(11)ページの対応するアドレ
スに分岐する。(11)ページを第１語目とする各ル
ーチンは各命令に対する実行処理ルーチンとな
つており、実行処理を終えると命令読み出しル
ーチンに戻る。ここで、(B)型命令のアドレス計
算及び実行処理は複数の命令コードの共通する
処理であるから、(10)ページ及び(11)ページに分岐
する際複数のアドレス（命令コード）のマイク
ロ命令が同一の内容となる。本発明の方式では
このような場合にマイクロ命令が同一となる複
数のアドレス（命令コード）に対してマイクロ
プログラム記憶装置１５の１語を割り当てるよ
うに構成し、実質的なマイクロプログラム記憶
装置１５の容量の節減を図つている。第７図は
これを説明するために掲げたものでマイクロプ
ログラム記憶装置１５の構成を示している。図
で×印はデコードしない部分を示す。マイクロ
プログラム記憶装置１５はアドレス入力をデコ
ードして記憶装置の１語を指す信号を出力する
AND回路７１と、AND回路７１の出力によつ
て駆動され記憶装置の１語の内容を出力する
OR回路７２からなる。尚、本実施例ではアド
レスとして命令コードをそのまま入力してい
る。従来一般の記憶装置のAND回路７１はア
ドレス入力を完全にデコードして１つのアドレ
ス（命令コード）に記憶装置の１語を割り当て
るのが通例であるが、本発明の方式ではAND
回路７１でのアドレスデコードを場合に応じて
部分的なものとする方法が効果的となる。すな
わち、(B)型命令で(10)ページの各アドレツシング
ルーチンに分岐する際にはアドレス（命令コー
ド）の上位２ビツトのページ指定部とそれに続
く３ビツトをデコードしアドレス（命令コー
ド）の下位５ビツトをデコードしないように構
成して下位５ビツトの異なるが、アドレス（命
令コード）の上位２ビツトのページ指定部とそ
れに続く命令レジスタ１１からの上位３ビツト
は共通である。複数のアドレス（命令コード）
に対して記憶装置のただ１語を割り当てること
ができ、(11)ページではアドレスの（命令コー
ド）の上位２ビツトのページ指定部と下位の５
ビツトだけをデコードし、命令レジスタ１１か
らの上位３ビツトはデコードしないように
AND回路７１を構成すればよい。このような
方法は特にマイクロプログラム記憶装置として
読み出し専用メモリを用いる場合に、アドレス
デコーダの内容と記憶装置の内容を同時設計す
ることでより効果的なものとなる。 第８図は本発明の他の実施例を示すもので、第
５図と異なるのは補助ページ指定レジスタ８１、
補助命令レジスタ８２及びページ選択回路８３を
有している点であり、さらに複雑な命令体系を効
率良く処理できる構成となつている。以下に各構
成要素とその機能を列挙する。 (1) 補助ページレジスタ８１ ４ビツト。ページ指定レジスタ５１にセツト
するデータを保持する。マイクロプログラムで
あらかじめ任意の内容をセツトしておくことが
できる。 (2) 命令レジスタ１１ ８ビツト。主記憶から用み出された命令の１
語を保持する。 (3) 補助命令レジスタ８２ ８ビツト。命令レジスタ１１と同様の機能を
持つ。命令レジスタを２個持つことでかなり複
雑な命令体系にも対応できる構造となつてい
る。このレジスタは付加的な機能として、マイ
クロ命令によつて任意のビツトのセツト、リセ
ツトが可能な構成となつている。この効果は後
に説明する。 (4) ページ選択回路８３ ページ指定レジスタ５１にセツトするデータ
を、補助ページ指定レジスタの内容とするか記
憶装置から読み出されたマイクロ命令のページ
制御部とするかを選択する回路で、マイクロ命
令からの選択信号で動作する。 (5) アドレス選択回路１３ アドレスレジスタにセツトすべきデータを(i)
命令レジスタ１１の出力、(ii)補助命令レジスタ
の出力、(iii)マイクロ命令のアドレス制御部、の
いずれにするかを選択する回路で、マイクロ命
令からの制御信号を受けて動作する。 (6) ページレジスタ５１ ４ビツト。マイクロプログラム記憶装置の12
ビツトアドレスの上位４ビツトを管理する。 (7) アドレスレジスタ１４ ８ビツト。記憶装置アドレスの下位８ビツト
を管理する。 (8) AND回路７１ 12ビツト×（記憶語数）。アドレスをデコード
して記憶装置の１語を指す。アドレス空間はア
ドレスの上位４ビツトが共通する領域（ペー
ジ）ごとに分類される。アドレスデコードは可
能な限り部分デコードとすることにより記憶装
置語数の減少を図つている。 (9) OR回路７２ （記憶語数）×32ビツト。マイクロプログラ
ムを格納する。読み出し専用メモリである。 (10) マイクロ命令レジスタ１６ マイクロプログラム記憶装置から読み出され
たマイクロ命令の演算制御部を保持する。 (11) マイクロデコーダ１７ マイクロ命令レジスタ１６の内容をデコード
し、他の演算回路やゲート回路に必要な制御信
号を発生する。 次に、対象とする命令体系を説明する。命令は
その処理方式の違いから次の５種に大別される。 (A) 命令コードに対応する実行ルーチンに直接分
岐するもの。 (B) オペランドアドレスの計算を行なつた後、対
応する実行ルーチンに分岐するもの。ここでア
ドレツシングモードは複数種類あつて、命令コ
ードに続く次の１語がアドレツシングモードを
規定している。 (C) 第１語目の命令コードがある特定の値のとき
は、さらに第１語に続く第２語目が新たな命令
を規定しておりその命令に対応する実行ルーチ
ンに分岐するもの。 (D) (C)に型の場合でオペランドアドレスの計算を
必要とするもの。ここでアドレツシングモード
は(B)の型と同一である。 (E) 命令コードに続く第２語目の各ビツトが対応
する処理の許可フラグとなつているもの。 以上の５種の命令に対する処理の流れを図示し
たものが第９図である。上記の命令を実行するた
めに、マイクロプログラム記憶装置のアドレス空
間は次のような機能が割り当てられている。 (1) （0000）、（0001）ページ 作業領域として用いられる。 (2) （0010）ページ 命令コードの第１語目のデコード領域。 (3) （0011）ページ (B)型命令において、アドレス計算後実行ルー
チンに分岐するためのデコード領域。 (4) （0100）ページ (C)及び(D)型命令の第２番目の命令コードのデ
コード領域。 (5) （0101）ページ (D)型命令において、アドレス計算後実行ルー
チンに分岐するためのデコード領域。 (6) （0110）ページ (E)型命令の実行ルーチン用のデコード領域。 (7) （0111）ページ アドレス計算用のデコード領域。 （1000）〜（1111）ページは未定義の予備領域
であつて、上記の命令体系では用いない。 次に、第８図及び第９図を用いて処理の流れを
説明する。 命令読み出しのマイクロルーチンでは、主記憶
から命令の１語を読み出して命令レジスタ１１に
記憶する。読み出しルーチンを終了すると、ペー
ジレジスタ５１には（0010）が、アドレス指定レ
ジスタ１４には命令レジスタ１１の内容がセツト
され、（0010）ページのいずれかに分岐する。(A)
型の命令では、（0010）ページが実行ルーチンの
先頭領域となつており、（0010）ページの対応す
るアドレスには実行ルーチンの第１語目のマイク
ロ命令が格納されている。各ルーチンの第２番目
以下では作業領域に格納される。(B)型の命令では
実行ルーチンに先立つてアドレス計算が行なわれ
る。ここで、アドレス計算ルーチンは(B)型及び(D)
型命令に共通するものであるが、アドレス計算機
の分岐先が異なる。これを効率良く処理する手段
として補助ページ指定レジスタ８１が利用され
る。また、アドレス計算は、命令コードに続く次
の１語の内容によつてその処理が異なるが、命令
レジスタ１１の内容は次の実行ルーチンに分岐す
る際の情報を含むものであるから保存しておく必
要がある。このためアドレス計算には補助命令レ
ジスタ８２を用いる。したがつて、（0010）ペー
ジでの(B)型命令の処理は、命令コードに続く次の
１語を主記憶から読み出して補助命令レジスタ８
２にセツトし、補助ページ指定レジスタ８１にア
ドレス計算後の分岐先ページ（0011）をセツトす
ることである。その後、補助命令レジスタの内容
をアドレスレジスタにセツトし（0111）ページの
各アドレツシングモードに対応するアドレス計算
ルーチンへ分岐する。アドレス計算ルーチンを終
了すると補助ページ指定レジスタ８１の内容がペ
ージレジスタ５１に、命令レジスタ１１の内容が
アドレスレジスタ１４にセツトされる結果、(B)型
命令では（0011）ページの、(D)型命令では
（0101）ページの各実行ルーチンに分岐する。(C)
型、(D)型命令は、第２番目の命令コードによつて
分岐する必要があるので、（0010）ページで(C)型
あるいは(D)型命令であることが解読されると、こ
こでの処理は命令コードに続く第２語目を主記憶
さら読み出して命令レジスタ１１にセツトするこ
とである。その後命令レジスタ１１の内容をアド
レス指定レジスタ１４にセツトして（0100）ペー
ジに分岐する。(C)型命令の場合は（0100）ページ
が各実行ルーチンの先頭領域となつている。(D)型
命令の場合は、さらに続く次の１語を主記憶から
読み出して補助命令レジスタ８２にセツトし、補
助ページ指定レジスタ８１にアドレス計算後の分
岐先ページ（0101）をセツトして、その後補助命
令レジスタ８２内容をアドレス指定レジスタ１４
にセツトし（0111）ページの各アドレス計算ルー
チンに分岐する。(E)型命令の処理は命令コードに
続く第２番目の各ビツトに対してマイクロ命令の
条件ジヤンプを用いる方法もあるが、マイクロル
ーチンが長くなり処理速度が遅くなるという不利
益をもたらす。この問題を解決するものとして補
助命令レジスタ８２のビツト単位のセツト、リセ
ツト機能を用いる。（0010）ページでの(B)型命令
の処理は、命令コードに続く第２番目を主記憶か
ら読み出して補助命令レジスタ８２にセツトする
ことである。その後、補助命令レジスタ８２の内
容をアドレス指定レジスタ１４にセツトして
（0110）ページに分岐する（0110）ページは、第
１０図に示す様に各ビツトに優先順位を設けたビ
ツト単位のデコードが行なわれ各ビツトに対応す
る実行ルーチンに分岐する。すべてのビツトが
“０”の場合の処理は何もしないで命令読み出し
ルーチンに戻ることである。各ビツトに対応する
実行ルーチンでは、そのビツトに対応する処理を
行なつたが後、補助命令レジスタ８２の対応する
ビツトをリセツトする。その後再び、補助命令レ
ジスタ８２の内容をアドレスレジスタ１４にセツ
トして（0110）ページに分岐する。このようにマ
イクロプログラムを構成しておけば補助命令レジ
スタ８２のすべてのビツトが“０”になるまで、
すなわち“１”のビツトに対応する処理がすべて
終了するまで、順次優先順位の高いビツトから処
理される。したがつて(E)型命令のような特殊な命
令に対しても本発明を用いる結果、少ない記憶語
数でかつ高速に処理できる。 以上のように図示した実施例によれば、命令レ
ジスタの内容を命令デコーダを介さず直接アドレ
ス指定レジスタにセツトする方式とすることで高
速化が図れ、マイクロ命令によつて制御できるペ
ージ指定レジスタを有することで複雑な命令体系
にも対応でき、命令デコード機能が記憶装置に集
約されることから柔軟な汎用性を有する。また、
記憶装置のアドレスデコーダが完全なデコードを
行なわないことで複数のアドレスに対して記憶装
置の１語を対応させることができ、補助ページレ
ジスタを有することで共通ルーチンを複数個所で
使用することができるため、記憶装置の容量を少
なくすることができる。さらに、マイクロ命令に
よつて補助命令レジスタの任意ビツトのセツト、
リセツトを可能とすることで、命令コードに続く
第２語目の各ビツトが対応する処理の許可フラグ
となつているような特殊命令を少ない記憶語数で
かつ高速に処理できる。 以上詳細に説明したように、本発明によれば、
限られた記憶容量で柔軟な汎用性を有するマイク
ロプログラム制御方法を実現することができる。

【図面の簡単な説明】

第１図は従来のマイクロプログラム制御装置を
示すブロツク図、第２図はそのタイムチヤートを
示す図、第３図は従来のマツピング方式を示すブ
ロツク図、第４図はそのタイムチヤートを示す
図、第５図は本発明に係るマイクロプログラム制
御装置を示すブロツク図、第６図はそのタイムチ
ヤートを示す図、第７図及び第１０図は記憶装置
の構成を示す説明図、第８図は第５図の若干詳し
いブロツク図、第９図は処理の流れを示す説明図
である。 １４……アドレスレジスタ、５１……ページレ
ジスタ、７１……AND回路、８１……補助ペー
ジレジスタ、８２……補助命令レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 与えられた命令にしたがつて、複数語を単位
   とする第１のページ領域と第２のページ領域とを
   含む複数のページ領域に分類してマイクロ命令を
   記憶し、アドレス入力をデコードしてマイクロ命
   令の１語を指す信号を出力する第１の回路と、上
   記第１の回路の出力によつて駆動されマイクロ命
   令の１語の内容を出力する第２の回路とからなる
   マイクロプログラムメモリと、 読み出されたマイクロ命令のアドレス制御部ま
   たは上記与えられた命令を取り込むことが出来る
   第１のレジスタと、 上記マイクロプログラムメモリ内の少なくとも
   上記第１のページ領域と上記第２のページ領域と
   のいずれか一つを指定選択するための読み出され
   たマイクロ命令のページ制御部を記憶する第２の
   レジスタと、を具備し、 上記第１のレジスタに記憶される上記与えられ
   た命令と上記第２のレジスタに記憶される上記第
   １のページ領域を指定選択する情報とを連結した
   ものを上記マイクロプログラムメモリの上記第１
   の回路のアドレスとして入力し、上記与えられた
   命令の所望の一部分と上記第１のページ領域を指
   定する情報とを上記第１の回路においてデコード
   し、上記マイクロプログラムメモリの上記第２の
   回路から第１のマイクロ命令を読み出して、 その後、 上記第１のレジスタに記憶される上記与えられ
   た命令と上記第２のレジスタに記憶される上記第
   ２のページ領域を指定選択する情報とを連結した
   ものを上記マイクロプログラムメモリの上記第１
   の回路のアドレスとして入力し、上記与えられた
   命令の他の所望の一部分と上記第２のページ領域
   を指定する情報とを上記第１の回路においてデコ
   ードし、上記マイクロプログラムメモリの上記第
   ２の回路から第２のマイクロ命令を読み出すこと
   を特徴とするマイクロプログラム制御方法。