JPH048818B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は命令の解読機能を兼ね備えたマイクロ
プログラム記憶装置を有するマイクロプログラム
制御方法に関するものである。 〔従来の技術〕 第１図には従来から一般に用いられているマイ
クロプログラム制御装置の構成が示され、命令レ
ジスタ１１、命令デコーダ１２、アドレス選択回
路１３、マイクロプログラムアドレスレジスタ１
４、マイクロプログラム記憶装置１５、マイクロ
命令レジスタ１６及びマイクロ命令デコーダ１７
からなる。命令読み出しのマイクロルーチンでは
主記憶装置から命令の一語を読み出して命令レジ
スタ１１に記憶する。命令デコーダ１２は、命令
レジスタ１１の内容を解読してその命令コードに
対応するマイクロルーチンの初期アドレスを生成
する。命令デコーダ１２によつて生成された初期
アドレスはアドレス選択回路１３を介してマイク
ロプログラムアドレスレジスタ１４に記憶され、
そのアドレスに対応するマイクロ命令の一語がマ
イクロプログラム記憶装置１５から読み出され
る。読み出されたマイクロ命令の演算制御部（コ
ード）はマイクロ命令レジスタ１６に記憶され、
マイクロ命令のアドレス制御部（コード）はアド
レス選択回路１３に戻される。マイクロ命令レジ
スタ１６の内容はマイクロ命令デコーダ１７によ
つて解読され各種制御信号が発生される。一方、
アドレス選択回路１３に戻されたアドレス制御部
の内容はマイクロプログラムアドレスレジスタ１
４に転送され、順次マイクロ命令が読み出されて
実行される。 マイクロプログラム制御方式では制御の内容は
すべてマイクロプログラム記憶装置に記憶されて
いるため記憶装置の内容を書き替えるだけで異な
る処理が可能になるが、第１図の方式では異なる
命令体系に対する処理を実現するためには命令デ
コーダ１７の内容の変更する必要が生じる。とこ
ろが命令デコーダは通常命令体系に依存した構成
となるため、まつたく異なる命令体系を実現する
ためには十分大きなデコード回路を用意するか、
あるいは面倒な回路構成の変更を余義なくさせら
れる。すなわち第１図の方式では、命令デコーダ
の構成がマイクロプログラム制御装置の汎用性を
左右する大きな問題点となつていた。 第２図は、第１図の構成のマイクロプログラム
制御装置のタイミングチヤートを示したもので、
命令レジスタ１１の出力１ａ、命令デコーダ１２
の出力１ｂ、マイクロプログラムアドレスレジス
タ１４の出力１ｃ、マイクロプログラム記憶装置
１５の出力１ｄ及びマイクロ命令レジスタ１６の
出力１ｅが、基本クロツクと並置する形で示され
ている。図で斜線部は回路の遅延時間のために信
号が確定していない期間を示している。命令レジ
スタ１１の出力１ａが確定してから命令デコーダ
１２の出力１ｂが確定するまでの時間、換言すれ
ば、命令を解読して初期アドレスを発生するまで
に要する時間は、命令デコーダの構成方式や大き
さによつても異なるが記憶装置のアクセスに要す
る時間にほぼ匹敵するものであつて、第２図で
は、マイクロプログラム記憶装置の読み出しを開
始するまでに１マイクロサイクルの待ち時間が必
要となることを示している。したがつて第１図の
方式では、命令デコーダの構成が処理装置の高速
性にも大きな影響を与える問題となつていた。 第３図はマツピング方式として知られているも
のを示しており、命令体系の簡単な計算機に用い
られている。この方式は固定的なビツトパタン発
生回路３１を有し、ビツトパタン発生回路３１の
出力と命令レジスタ１１の内容を連結したものを
マイクロルーチンの初期アドレスとするもので、
命令デコーダを用いない簡単な方式である。第４
図は第３図の方式でのタイミングチヤートを示し
たもので、命令レジスタ１１の出力３ａとマイク
ロプログラムアドレスレジスタ１４の出力３ｂの
関係が示されている。この方式の特徴は、命令デ
コーダを用いないためマイクロルーチンの初期ア
ドレス発生までの時間を短かくできることで、第
４図に示されるように命令レジスタ１１の出力３
ａが確定してからマイクロプログラムアドレスレ
ジスタ４の出力３ｂが確定するまでの時間は第１
図の方式よりも１マイクロサイクル短くなる。し
かしながら、このマツピング方式では、命令コー
ドに対する分岐先が固定化されるため命令コード
が２語以上になるような複雑な命令体系には用い
ることができず一般的な方法ではない。また、複
数個の命令コードが共通処理を含むような場合に
も分岐先が異なるためにマイクロプログラム記憶
装置の容量が増大し実用的な方法ではない。 〔発明が解決しようとする課題〕 命令デコーダを用いる従来のマイクロプログラ
ム制御方式では、命令を解読して初期アドレスを
発生する時間が必要なため処理速度が遅くなると
いう問題がある。また、命令レジスタとマイクロ
プログラム記憶装置の間に命令デコーダを設ける
ため、制御構造が複雑になる。特に、命令コード
が２語以上になるような複雑な命令体系を処理す
るためには、命令デコーダも、十分な大きさと複
雑な構造が要求されるという問題があつた。 一方、従来技術のマツピング方式では、命令デ
コーダを用いないため高速にできるが、命令コー
ドが２語以上になるような複雑な命令体系には適
用できないという問題がある。 本発明の目的は、命令コードが２語以上になる
ような複雑な命令体系に対しても適用可能で、高
速かつ柔軟な汎用性を有するマイクロプログラム
制御方法を実現することである。 〔課題を解決するための手段〕 上記目的を達成するために、本発明は、マイク
ロプログラム記憶装置を複数語から成るページに
分割し、マイクロプログラムによつて制御可能な
ページ指定レジスタと、命令レジスタの内容を直
接取り込むことのできるページ内のアドレス指定
レジスタを有し、複数のページを命令のデコード
領域として使用することを可能にしたものであ
る。 〔作用〕 命令コードの第１語目をアドレス指定レジスタ
に取り込み第１のデコードページに分岐した後、
第１の命令語が拡張命令を定義する特定のコード
の場合には、続く命令コードの第２語目を読み出
し、第２のデコードページを指定して命令コード
の第２語目をアドレス指定レジスタに取り込み再
びデコード分岐する。 〔実施例〕 第５図には本発明に係るによる命令分岐の原理
を説明するための構成が示されており、命令が入
力される命令レジスタ１１、アドレス選択回路１
３、アドレス指定レジスタ１４、ページ指定レジ
スタ５１、マイクロプログラム記憶装置１５、マ
イクロ命令レジスタ１６及びマイクロ命令デコー
ダ１７からなる。ここでページレジスタ５１は本
発明に係るものである。図示しない主記憶装置か
ら読み出された命令レジスタ１１の内容は図示し
ない制御信号によつてレジスタ選択回路１３を介
してアドレス指定レジスタ１４に記憶される。ペ
ージ指定レジスタ５１の内容はマイクロプログラ
ムによつて制御される。ページ指定レジスタ５１
とアドレス指定レジスタ１４の内容を連結したも
のでマイクロプログラム記憶装置のアドレスを指
定するものとして用い、マイクロプログラム記憶
装置１５からマイクロ命令の１語を読み出す。読
み出されたマイクロ命令の演算制御部はマイクロ
命令レジスタ１６に記憶され、ページ制御部はペ
ージ指定レジスタ５１に、アドレス制御部はアド
レス選択回路１１３に戻される。マイクロ命令レ
ジスタ１６の内容はマイクロ命令デコーダ１７で
解読されて各種制御信号を供給する。図示しない
制御信号によつて命令レジスタ１１の内容は選択
されずに、アドレス選択回路１３に戻されたマイ
クロ命令のアドレス制御部が選択されてアドレス
指定レジスタ１４に記憶され、ページ指定レジス
タ５１の内容とアドレス指定レジスタ１４の内容
を連結したものでマイクロプログラム記憶装置か
らマイクロ命令が読み出される。このようにして
一連のマイクロ命令が順次実行される。マイクロ
プログラム記憶装置１５のアドレス空間は複数ビ
ツトからなるページ制御部が共通する複数語のマ
イクロ命令を単位とする各ページ領域に分類され
る。マイクロプログラム記憶装置１５のあるペー
ジ領域は命令レジスタ１１の内容によつて分岐す
る各マイクロルーチンの先頭のマイクロ命令を記
憶する領域として割り当てられており、任意の分
岐が可能となる。さらにページ指定レジスタ５１
の内容を制御することで、同一の命令コードに対
して複数の分岐方法が可能であり複雑な命令体系
にも対応できる。また、命令デコーダを置かない
ので異なる命令体系への対応もマイクロプログラ
ム記憶装置１５の内容を変更するだけで可能であ
り十分な汎用性を維持する。 第６図は、第５図の方式におけるタイミングチ
ヤートを示したもので、命令レジスタ１１の出力
５ａ及び、ページ指定レジスタ５１とアドレス指
定レジスタ１４の出力５ｂが基本クロツクと併記
されている。本発明の方式では、命令レジスタ１
１の直後に命令デコーダを置かず、命令レジスタ
１１の内容を直接アドレス指定レジスタ１４にセ
ツトするので、第３図に示す従来のマツピング方
式と同様にマイクロルーチンの初期アドレス発生
までの時間を短くできる。第６図は、本方式のタ
イミング構成が第４図に示す従来のマツピング方
式と同様になることを示しており、本方式はタイ
ミングの設計が容易で高速化に適した処理方式で
ある。 次に、第５図に示した処理方式を用いての具体
的な処理手順の例を説明する。まず対象としてい
る命令体系であるが、命令コードは８ビツトで表
現され上位の３ビツトがアドレツシングモードを
規定し下位５ビツトが実行処理内容を規定してい
る。各命令はその処理手順の違いから次の２種に
大別される。 (A) 処理対象となるオペランドがレジスタである
か、あるいはオペランドを必要としない命令
で、アキユムレータの操作命令がサブルーチン
からのリターン命令などがある。命令コードの
上位３ビツトが000のものはこの型の命令で、
命令読み出しルーチン終了後直接各命令コード
に対応する処理ルーチンに分岐して処理され
る。 (B) メモリをオペランドとするもので、メモリか
らアキユムレータへのロード命令、アキユムレ
ータとメモリ間の演算命令、ジヤンプ命令など
がある。この型の命令は命令コードの上位３ビ
ツトが001〜111のもので、上位３ビツトはオペ
ランドアドレスの計算モードを規定しており下
位５ビツトが実行処理内容を規定している。ア
ドレツシングモードとしては、直接アドレツシ
ング、間接アドレツシング、相対アドレツシン
グなどがある。この型の命令では、命令読み出
しルーチンの終了後各アドレス計算ルーチンに
分岐し、アドレス計算の終了後各命令に対応す
る実行ルーチンに分岐する。 上記命令を処理するために、第５図の命令レジ
スタ１１、アドレス指定レジスタ１４、ページ指
定レジスタ５１としては、それぞれ、８ビツト、
８ビツト、２ビツトのものが用いられ、マイクロ
プログラム記憶装置１５のアドレスの各ページに
は次の各機能が割り当てられている。 (1) （00），（01）ページ 作業領域として用いられ、命令読み出しルー
チン及び各処理ルーチンの２語目以下が格納さ
れる。 (2) (10)ページ 命令コードの第１回目のデコード領域として
割り当てられ、(A)型命令の各ルーチンの第１語
目及び(B)型命令の各アドレス計算ルーチンの第
１語目が格納される。 (3) (11)ページ (B)型命令の第２回目のデコード領域で、各実
行処理ルーチンの第１語目が格納される。命令
読み出しのマイクロルーチンでは、主記憶装置
から命令の１語を読み出して命令レジスタ１１
に記憶する。読み出しルーチンを終了すると、
ページ指定レジスタ５１には(10)がアドレス指定
レジスタ１４には命令レジスタ１１の内容がセ
ツトされて、(10)ページの命令コードに対応する
アドレスに分岐する。(A)型命令の場合、(10)ペー
ジの対応するアドレスから始まるマイクロルー
チンは各命令に対応する実行処理ルーチンとな
つており、各実行処理を終了して命令読み出し
ルーチンに戻る。(B)型命令の場合は(10)ページの
対応するアドレスからアドレス計算ルーチンが
始まる。アドレス計算ルーチンを終了すると、
ページ指定レジスタ５１には(11)が、アドレス指
定レジスタ１４には再び命令レジスタ１１の同
じ内容がセツトされ、ページ指定レジスタ５１
によつて指定された(11)ページの対応するアドレ
スに分岐する。(11)ページを第１語目とする各ル
ーチンは各命令に対する実行処理ルーチンとな
つており、実行処理を終えると命令読み出しル
ーチンに戻る。ここで、(B)型命令のアドレス計
算及び実行処理は複数の命令コードの共通する
処理であるから、(10)ページ及び(11)ページに分岐
する際複数のアドレス（命令コード）のマイク
ロ命令が同一の内容となる。本実施例の方式で
はこのような場合にマイクロ命令が同一となる
複数のアドレス（命令コード）に対してマイク
ロプログラム記憶装置１５の１語を割り当てる
ように構成し、実質的なマイクロプログラム記
憶装置１５の容量の節減を図つている。第７図
はこれを説明するために掲げたものでマイクロ
プログラム記憶装置１５の構成を示している。
図で×印はデコードしない部分を示す。マイク
ロプログラム記憶装置１５はアドレス入力をデ
コードして記憶装置の１語を指す信号を出力す
るAND回路７１と、AND回路７１の出力によ
つて駆動され記憶装置の１語の内容を出力する
OR回路７２からなる。尚、本実施例ではアド
レスとして命令コードをそのまま入力してい
る。従来一般の記憶装置のAND回路７１はア
ドレス入力を完全にデコードして１つのアドレ
ス（命令コード）に記憶装置の１語を割り当て
るのが通例であるが、本発明の方式ではAND
回路７１でのアドレスデコードを場合に応じて
部分的なものとする方法が効果的となる。すな
わち、(B)型命令で(10)ページの各アドレツシング
ルーチンに分岐する際にはアドレス（命令コー
ド）の上位２ビツトのページ指定部とそれに続
く３ビツトをデコードしアドレス（命令コー
ド）の下位５ビツトをデコードしないように構
成して、下位５ビツトは異なるがアドレス（命
令コード）の上位２ビツトのページ指定部とそ
れに続く命令レジスタ１１からの上位３ビツト
は共通である複数のアドレス（命令コード）に
対して記憶装置のただ１語を割り当てることが
でき、(11)ページではアドレスの（命令コード）
の上位２ビツトのページ指定部と下位の５ビツ
トだけをデコードし、命令レジスタ１１からの
上位３ビツトはデコードしないようにAND回
路７１を構成すればよい。このような方法は特
にマイクロプログラム記憶装置として読み出し
専用メモリを用いる場合に、アドレスデコーダ
の内容と記憶装置の内容を同時設計することで
より効果的なものとなる。 第８図は本発明の一実施例を示すもので、第５
図と異なるのは補助ページ指定レジスタ８１、補
助命令レジスタ８２及びページ選択回路８３を有
している点であり、さらに複雑な命令体系を効率
良く処理できる構成となつている。以下に各構成
要素とその機能を列挙する。 (1) 補助ページレジスタ８１ ４ビツト。ページ指定レジスタ５１にセツト
するデータを保持する。マイクロプログラムで
あらかじめ任意の内容をセツトしておくことが
できる。 (2) 命令レジスタ１１ ８ビツト。主記憶から読み出された命令の１
語を保持する。 (3) 補助命令レジスタ８２ ８ビツト。命令レジスタ１１と同様の機能を
持つ。命令レジスタを２個持つことでかなり複
雑な命令体系にも対応できる構造となつてい
る。このレジスタは付加的な機能として、マイ
クロ命令によつて任意のビツトのセツト、リセ
ツトが可能な構成となつている。この効果は後
に説明する。 (4) ページ選択回路８３ ページ指定レジスタ５１にセツトするデータ
を、補助ページ指定レジスタの内容とするか記
憶装置から読み出されたマイクロ命令のページ
制御部とするかを選択する回路で、マイクロ命
令からの選択信号で動作する。 (5) アドレス選択回路１３ アドレスレジスタにセツトすべきデータを(i)
命令レジスタ１１の出力、(ii)補助命令レジスタ
の出力、(iii)マイクロ命令のアドレス制御部、の
いずれにするかを選択する回路で、マイクロ命
令からの制御信号を受けて動作する。 (6) ページレジスタ５１ ４ビツト。マイクロプログラム記憶装置の12
ビツトアドレスの上位４ビツトを管理する。 (7) アドレスレジスタ１４ ８ビツト。記憶装置アドレスの下位８ビツト
を管理する。 (8) AND回路７１ 12ビツト×（記憶語数）。アドレスをデコード
して記憶装置の１語を指す。アドレス空間はア
ドレスの上位４ビツトが共通する領域（ペー
ジ）ごとに分類される。アドレスデコードは可
能な限り部分デコードすることにより記憶装置
語数の減少を図つている。 (9) OR回路７２ （記憶語数）×32ビツト、マイクロプログラ
ムを格納する。読み出し専用メモリである。 (10) マイクロ命令レジスタ１６ マイクロプログラム記憶装置から読み出され
たマイクロ命令の演算制御部を保持する。 (11)マイクロデコーダ１７ マイクロ命令レジスタ１６の内容をデコード
し、他の演算回路やゲート回路に必要な制御信
号を発生する。 次に、対象とする命令体系を説明する。命令
はその処理方式の違いから次の５種に大別され
る。 (A) 命令コードに対応する実行ルーチンに直接分
岐するもの。 (B) オペランドアドレスの計算を行なつた後、対
応する実行ルーチンに分岐するもの。ここでア
ドレツシングモードは複数種類あつて、命令コ
ードに続く次の１語がアドレツシングモードを
規定している。 (C) 第１語目の命令コードがある特定の値のとき
は、さらに第１語に続く第２語目が新たな命令
を規定しておりその命令に対応する実行ルーチ
ンに分岐するもの。 (D) (C)の型の場合でもオペランドアドレスの計算
を必要とするもの。ここでアドレツシングモー
ドは(B)の型と同一である。 (E) 命令コードに続く第２語目の各ビツトが対応
する処理の許可フラグとなつているもの。 以上の５種の命令に対する処理の流れを図示
したものが第９図である。上記の命令を実行す
るために、マイクロプログラム記憶装置のアド
レス空間は次のような機能が割り当てられてい
る。 (1) （0000），（0001）ページ 作業領域として用いられる。 (2) （0010）ページ 命令コードの第１語目のデコード領域。 (3) （0011）ページ (B)型命令において、アドレス計算後実行ルー
チンに分岐するためのデコード領域。 (4) （0100）ページ (C)及び(D)型命令の第２番目の命令コードのデ
コード領域。 (5) （0101）ページ (D)型命令において、アドレス計算後実行ルー
チンに分岐するためのデコード領域。 (6) （0110）ページ (E)型命令の実行ルーチン用のデコード領域。 (7) （0111）ページ アドレス計算用のデコード領域。 （1000）〜（1111）ページは未定義の予備領域
であつて、上記の命令体系では用いない。 次に、第８図及び第９図を用いて処理の流れを
説明する。 命令読み出しのマイクロルーチンでは、主記憶
から命令の１語を読み出して命令レジスタ１１に
記憶する。読み出しルーチンを終了すると、ペー
ジレジスタ５１には（0010）が、アドレス指定レ
ジスタ１４には命令レジスタ１１の内容がセツト
され、（0010）ページのいずれかに分岐する。(A)
型の命令では、（0010）ページが実行ルーチンの
先頭領域となつており、（0010）ページの対応す
るアドレスには実行ルーチンの第１語目のマイク
ロ命令が格納されている。各ルーチンの第２語目
以下のマイクロ命令は作業領域に格納される。(B)
型の命令では実行ルーチンに先立つてアドレス計
算が行なわれる。ここで、アドレス計算ルーチン
は(B)型及び(D)型命令に共通するものであるが、ア
ドレス計算後の分岐先が異なる。これを効率良く
処理する手段として補助ページ指定レジスタ８１
が利用される。またアドレス計算は、命令コード
に続く次の１語の内容によつてその処理が異なる
が、命令レジスタ１１の内容は次の実行ルーチン
に分岐する際の情報を含むものであるから保存し
ておく必要がある。このためアドレス計算には補
助命令レジスタ８２を用いる。したがつて、
（0010）ページでの(B)型命令の処理は、命令コー
ドに続く次の１語を主記憶から読み出して補助命
令レジスタ８２にセツトし、補助ページ指定レジ
スタ８１にアドレス計算後の分岐先ページ
（0011）をセツトすることである。その後、補助
命令レジスタの内容をアドレスレジスタにセツト
し（0111）ページの各アドレツシングモードに対
応するアドレス計算ルーチンへ分岐する。アドレ
ス計算ルーチンを終了すると補助ページ指定レジ
スタ８１の内容がページレジスタ５１に、命令レ
ジスタ１１の内容がアドレスレジスタ１４にセツ
トされる結果、(B)型命令では（0011）ページの、
(D)型命令では（0101）ページの各実行ルーチンに
分岐する。(C)型、(D)型命令は、第２番目の命令コ
ードによつて分岐する必要があるので、（0010）
ページで(C)型あるいは(D)型命令であることが解読
されると、ここでの処理は命令コードに続く第２
語目を主記憶から読み出して命令レジスタ１１に
セツトすることである。その後命令レジスタ１１
の内容をアドレス指定レジスタ１４にセツトして
（0100）ページに分岐する。(C)型命令の場合は
（0100）ページが各実行ルーチンの先頭領域とな
つている。(D)型命令の場合は、さらに続く次の１
語を主記憶から読み出して補助命令レジスタ８２
にセツトし、補助ページ指定レジスタ８１にアド
レス計算後の分岐先ページ（0101）をセツトし
て、その後補助命令レジスタ８２の内容をアドレ
ス指定レジスタ１４にセツトし（0111）ページの
各アドレス計算ルーチンに分岐する。(E)型命令の
処理に命令コードに続く第２語目の各ビツトに対
してマイクロ命令の条件ジヤンプを用いる方法も
あるが、マイクロルーチンが長くなり処理速度が
遅くなるという不利益をもたらす。この問題を解
決するものとして補助命令レジスタ８２のビツト
単位のセツト、リセツト機能を用いる。（0010）
ページでの(B)型命令の処理は、命令コードに続く
第２語目を主記憶から読み出して補助命令レジス
タ８２にセツトすることである。その後、補助命
令レジスタ８２の内容をアドレス指定レジスタ１
４にセツトして（0110）ページに分岐する。
（0110）ページは、第１０図に示す様に各ビツト
に優先順位を設けたビツト単位のデコードが行な
われ各ビツトに対応する実行ルーチンに分岐す
る。すべてのビツトが“０”の場合の処理は何も
しないで命令読み出しルーチンに戻ることであ
る。各ビツトに対応する実行ルーチンでは、その
ビツトに対応する処理を行なつた後、補助命令レ
ジスタ８２の対応するビツトをリセツトする。そ
の後再び、補助命令レジスタ８２の内容をアドレ
スレジスタ１４にセツトして（0110）ページに分
岐する。このようにマイクロプログラムを構成し
ておけば補助命令レジスタ８２のすべてのビツト
が“０”になるまで、すなわち“１”のビツトに
対応する処理がすべて終了するまで、順次優先順
位の高いビツトから処理される。したがつて(E)型
命令のような特殊な命令に対しても本発明を用い
る結果、少ない記憶語数でかつ高速に処理でき
る。 以上のように図示した実施例によれば、命令レ
ジスタの内容を命令デコーダを介さず直接アドレ
ス指定レジスタにセツトする方式とすることで高
速化が図れ、マイクロ命令によつて制御できるペ
ージ指定レジスタを有することで複雑な命令体系
にも対応でき、命令デコード機能が記憶装置に集
約されることから柔軟な汎用性を有する。また、
記憶装置のアドレスデコーダが完全にデコードを
行なわないことで複数のアドレスに対して記憶装
置の１語を対応させることができ、補助ページレ
ジスタを有するこことで共通ルーチンを複数個所
で使用することができるため、記憶装置の容量を
少なくすることができる。さらに、命令コードが
２語以上にまたがる拡張命令のように、第１語目
に続く第２語目が新たな命令を規定している場合
でも、マイクロプログラムの記述だけで対応可能
となる。また、マイクロ命令によつて補助命令レ
ジスタの任意ビツトのセツト、リセツトを可能と
することで、命令コードに続く第２語目の各ビツ
トが対応する処理の許可フラグとなつているよう
な特殊命令を少ない記憶語数でかつ高速に処理で
きる。 〔発明の効果〕 以上詳細に説明したように、本発明によれば、
命令デコーダを用いない簡単な構造でありなが
ら、命令コードが２語以上にまたがる複雑な命令
体系に対しても適用できるマイクロプログラム制
御方法を実現することができる。

【図面の簡単な説明】

第１図は従来のマイクロプログラム制御装置を
示すブロツク図、第２図はそのタイムチヤートを
示す図、第３図は従来のマツピング方式を示すブ
ロツク図、第４図はそのタイムチヤートを示す
図、第５図は本発明に係るページによる命令分岐
の原理を説明するための図、第６図はそのタイム
チヤートを示す図、第７図及び第１０図は記憶装
置の構成を示す説明図、第８図は本発明の一実施
例を示すブロツク図、第９図は処理の流れを示す
説明図である。 １４…アドレスレジスタ、５１…ページレジス
タ、７１…AND回路、８１…補助ページレジス
タ、８２…補助命令レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも第１語目と第２語目とを有する命
   令にしたがつて、第１ページ領域と第２ページ領
   域とを含む複数のページ領域に分類して少なくと
   も第１のマイクロ命令と第２のマイクロ命令とを
   マイクロプログラムメモリに記憶し、 上記第１のページ領域を指定選択する情報と上
   記命令の第１語目とを連結したものを上記マイク
   ロプログラムメモリのアドレスとして入力し、上
   記マイクロプログラムメモリから第１のマイクロ
   命令を読み出して、 その後、読みだされたマイクロ命令の一部によ
   つて指定される上記第２のページ領域を指定選択
   する情報と上記命令の第２語目とを連結したもの
   を上記マイクロプログラムメモリのアドレスとし
   て入力し、上記マイクロプログラムメモリから第
   ２のマイクロ命令を読み出すことを特徴とするマ
   イクロプログラム制御方法。