JPH11163736A - プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】プロセッサのクロック周波数を上昇させること
なく、可変長符号の復号を高速に行うことを可能とす
る。 【解決手段】共通のデータバス線で結合され入力符号列
を取り込み復号の済んだだけシフトするシフト回路３
と、シフト回路３のシフト量を求める演算回路４と、汎
用レジスタ６とが共通のデータバス線で結合され、かつ
シフト回路３から読み出された可変長符号を復号値及び
可変長符号の符号語長を出力する可変長符号テーブル１
３に入力する専用線１０５と、符号語長を演算回路４に
入力する専用線路１０６を設けて構成される。 【効果】可変長符号を復号し、その結果をレジスタ等に
記憶する動作と、その符号分だけ符号列をシフトして、
次の符号を出力するための符号のシフト数演算とを同時
に実行することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサ、更に
詳しく言えば、可変長符号化された符号列を、命令（ソ
フトウェア）で復号する機能を持つプロセッサに関す
る。

【０００２】

【従来の技術】情報をより効率よく蓄積あるいは伝送す
るために、データを圧縮する手法が種々検討されてい
る。そのデータを圧縮する技術の一つに、データの出現
頻度に応じて符号語を決めることにより情報を圧縮する
方法がある。出現頻度の低いデータには、符号長が比較
的長い符号語を使用し、頻繁に発生するデータには符号
語長の短い符号語を割り当てる。この技術を、可変長符
号化と呼び広く利用されている。マルチメディア時代を
迎えた近年では、自然画を対象とした静止画像の符号化
や動画像の符号化においても、この可変長符号化の技術
が利用されている。詳細については、ＩＳＯ（国際標準
化機構）のＪＰＥＧあるいはＭＰＥＧの勧告書に記載さ
れている。

【０００３】可変長符号化された符号列は、復号して元
のデータとして利用される。リアルタイム性を必要とし
ない、ハードディスク等に蓄積された文書ファイルや静
止画像については、復号処理をその処理時間にとらわれ
ることなく実行できる。即ち、プロセッサ等のソフトウ
ェアでの復号も問題なく行うことが可能である。しか
し、動画像のようにリアルタイム性の高いデータの場合
には、自ずとその処理時間に制限を受け、より高速な復
号処理が必要とされる。そのため、性能の高いプロセッ
サを利用したり、それでも、そのリアルタイム性が補償
できない場合には、専用の回路で実行したりされてい
る。しかし、ＪＰＥＧあるいはＭＰＥＧ等の画像復号処
理を行う場合、可変長符号の復号処理の他に制御情報の
処理など種々の信号処理を必要とし、可変長符号の復号
のための専用回路を別に設けることは、装置構成の小型
化、経済性から望ましくなく、プロセッサを利用するこ
とが望ましい。

【０００４】

【発明が解決しようとする課題】可変長符号語の復号を
行う場合には、符号列から復号すべき符号語を切り出す
操作と、その符号語を復号する操作と、次の符号語を読
み出すために、符号列をシフトさせる操作とを必要とす
る。これらの操作を従来のプロセッサで行うためには、
図１０に示すように、可変長符号語の復号処理を行う部
分は、入力符号列を取り込み復号処理がすんだビット数
だけシフトするシフト回路３と、シフト回路３のシフト
量を求める演算回路４と、汎用レジスタ６と、シフト回
路３から読み出された可変長符号を復号し、復号語及び
可変長符号の符号語長を出力する可変長符号テーブルメ
モリ１４とが共通のデータバス線１００、１０１、１０
４に並列に接続されて構成され、復号処理は、例えば丸
付き番号の順に時系列に行われなければならない。すな
わち異なる処理を平行に行うことができない。更に詳し
く言えば、入力符号列から復号すべき符号語を汎用レジ
スタ６から切り出し、シフト回路３に入力するす操作
、シフト回路３から、読み出された符号を汎用レジス
タ６に書き込み、その符号を可変長符号テーブルメモ
リ１４に入力し、メモリ１４で復号された復号データ
及び符号長データを汎用レジスタ６に書き込み、レジ
スタ６の符号長データを読みだし、演算器４で次ぎに
シフト回路３から読み出すためのシフト回路３のシフト
数を決定し、それを汎用レジスタ６にかきこむ操作と
を、シリアルに行う必要がある。このため、例えば、符
号列から符号語を切り出す操作に２命令（、）、そ
の符号語を復号するのに３命令（）、次の符号列をシ
フトさせる操作に５命令（、）かかるとすると、一
つの符号語を復号するのに、１０命令を必要とすること
になる。１命令を１クロックサイクルと考えると１０ク
ロックサイクルが必要となる。これは、入力符号列が要
求する復号速度の１０倍もの周波数のクロックで、プロ
セッサを動作させる必要があり、消費電力が上昇した
り、設計が困難になったり、実質的に対応することが困
難になったりする。

【０００５】従って、本発明の目的は、プロセッサのク
ロック周波数を上昇させることなく、従来のプロセッサ
回路を有効に利用し、高速な復号速度が要求される信号
処理ができるプロセッサを実現することである。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
め、本発明のプロセッサは、従来のプロセッサにおい
て、時系列的に行われていた上記の処理を平行
して行えるように構成した。即ち、共通のデータバス線
で結合され入力符号列を取り込み復号の済んだだけシフ
トするシフト回路と、上記シフト回路のシフト量を求め
る演算回路４と、汎用レジスタとが共通のデータバス線
で結合され、かつ上記シフト回路から読み出された可変
長符号を復号値及び可変長符号の符号語長を出力する可
変長符号記憶部（例えば、ＲＯＭやＲＡＭで構成される
ルックアップテーブル）に入力する専用線と、符号語長
を上記演算回路に入力する専用線路を設けて構成され
る。すなわちシフト回路の出力を可変長符号記憶部に伝
送する線と、可変長符号記憶部から出力を演算器に伝送
する専用線をプロセッサのデータバス線と独立に設け
た。更に詳しく言えば、データをシフトして出力するシ
フト回路と、そのシフト回路のシフト量を指定するシフ
ト数レジスタと、可変長の符号を記憶する可変長符号記
憶部を有し、上記シフト数レジスタの出力が、直接シフ
ト回路のデータのシフト量を決定すると同時に、データ
を演算する演算器の一つの入力に供給され、上記シフト
回路からの出力は、各レジスタにデータを記憶するため
の書き込みバスに接続されると共に、書き込みバスとは
独立な符号出力バスを介して、上記可変長符号記憶部に
接続され、可変長符号記憶部は、符号出力バスのデータ
に応じて、その符号を解読し、一つは、復号値として、
復号バスに出力し、また、一つは、その符号長として、
符号長専用の線に出力するように構成され、上記復号バ
スは、書き込みバスに接続され、復号結果は、レジスタ
やメモリ等に記憶することが可能な構成とし、また、符
号長専用の線は、演算器のシフト数レジスタからの出力
に接続された入力と異なる一つの入力に供給され、演算
器は、シフト数レジスタから供給されるデータと、符号
長専用の線を介して供給される符号長とを加算演算し、
その演算結果を、シフト数レジスタに接続された独立な
線を介して、シフト数レジスタに記憶できる構成とし、
可変長符号を復号し、その結果をレジスタ等に記憶する
動作と、その符号分だけ符号列をシフトして、次の符号
を出力するための符号のシフト数演算とを同時に実行す
ることが可能な構成とする。

【０００７】また、好ましい実施の形態として、可変長
符号記憶部をRAMで構成したルックアップテーブルを利
用することにより、そのRAMに適当なデータをロードし
て記憶することにより、複数の可変長符号化に対応す
る。

【０００８】

【発明の実施の形態】＜実施の形態１＞図１は。本発明
によるプロセッサの一実施形態の構成を示すブロック図
である。特に図１０の従来のプロセッサとの違いを明ら
かにするため、図１０と同機能部には同じ番号を使用し
ている。図示のように可変長符号語の復号処理を行う部
分は、入力符号列を取り込み復号の済んだだけシフトす
るシフト回路３と、シフト回路３のシフト量を求める演
算回路４と、汎用レジスタ６と、シフト回路３のシフト
数を記憶するシフト数レジスタ２とが共通のデータバス
線１００、１０１、１０４で並列に接続され、かつシフ
ト回路３から読み出された可変長符号を復号値及び可変
長符号の符号語長に変換した出力する可変長符号テーブ
ルメモリ（即ちルックアップテーブル）１３に入力する
専用線１０５と、上記符号語長を上記演算回路４に入力
する専用線路１０６で構成される。

【０００９】上記構成のプロセッサによる一連の可変長
符号の１つ可変長符号の復号処理は以下のように行われ
る。入力符号列から復号すべき符号語をデータバス１０
１を介して汎用レジスタ６から切り出し、シフト回路３
に入力するす操作、シフト数レジスタ２からデータバ
ス１０２を介して加えられえたシフト数だけシフト回路
３をシフトし、シフト回路３から読み出された符号をア
ドレスとして専用線１０５を介して可変長符号テーブル
メモリ１３に加える操作、可変長符号テーブルメモリ
１４で復号された符号長データを専用線１０６を介して
演算器４に入力する操作、可変長符号テーブルメモリ
１４で復号された符号をデータバス１０４を介して汎用
レジスタ６に書き込む操作、シフト数レジスタ２から
のシフト数とを演算器４に入力し、専用線１０６を介し
て演算器４に符号長と加算する操作、演算器４の出力
を次ぎにシフト回路３から読み出すためのシフト回路３
のシフト数を決定し、それをシフト数レジスタ２に書き
込む操作とを行う。

【００１０】本実施形態に示すように、可変長符号テー
ブルメモリ１４の入出力がレジスタを介することなく、
専用線１０５及び１０６でそれぞれシフト回路３及び演
算回路４に結合されているため、図右下に処理の流れと
期間の関係を示すように、操作が同時に、一つ
のサイクルの中で行われる。特に復号処理と次ぎの可変
長符号の処理をするためのシフト数を決める演算処理が
同時に行われる利点をもつ。

【００１１】図２は、図１の部分を含むプロセッサ全体
の構成を示すブロック図である。

【００１２】同図において、図１と同じ部分には、同じ
番号を付す。同図において、プロセッサは、シフト数を
記憶するシフト数レジスタ２、そのシフト数に応じて、
入力符号語データをシフトして出力するシフト回路３、
データを演算する演算器４、演算器結果により変化する
フラグを記憶するステータスレジスタ５、復号すべき可
変長符号を含むデータ列を記憶する汎用レジスタ６、可
変長符号の復号を行う可変長符号記憶部１３の信号処理
部と、命令のアドレスを示すプログラムカウンタ７、メ
モリのアドレスを記憶するメモリアドレスレジスタ８、
メモリからの読み出しデータを記憶するメモリデータレ
ジスタ９、メモリへの書き込みデータを記憶するメモリ
データレジスタ１０、命令コードを記憶するインストラ
クションレジスタ１１、命令を解読するインストラクシ
ョンデコーダ１２、データや命令等を記憶するメモリ１
４から構成されるプログラム制御部とから構成される。

【００１３】データバス１００は、汎用レジスタ６ある
いはプログラムカウンタ７からデータを読み出し、シフ
ト回路３、演算器４あるいはメモリアドレスレジスタ８
にデータを供給する。データバス１０１は、汎用レジス
タ６あるいはプログラムカウンタ７から汎用レジスタ６
あるいはプログラムカウンタ７からのデータを読み出
し、シフト回路３、演算器４、メモリデータレジスタ１
０に、汎用レジスタ６あるいはプログラムカウンタ７か
らのデータを供給する。

【００１４】データバス１０２は、シフト数レジスタ２
のデータを読み出し、シフト回路３と演算器４に供給す
る。専用線１０３は、演算器４からの出力の一部をシフ
ト数レジスタ２に供給する。データバス１０４は、シフ
ト回路３、演算器４、ステータスレジスタ５、メモリデ
ータレジスタ９、可変長符号記憶部１３からの出力デー
タを、シフト数レジスタ２、汎用レジスタ６、プログラ
ムカウンタ８、インストラクションレジスタ１１に供給
する。

【００１５】第１の専用線１０５は、シフト回路３から
の出力を、可変長符号記憶部１３に供給する。第２の専
用線１０６は、可変長符号記憶部１３の出力のうち符号
長を演算器４に供給する。バス１０７は、メモリ１４の
アドレスバスであり、バス１０８は、メモリ１４のデー
タバスに接続される。インストラクションデコーダ１２
は、第１制御バス１０９を介して、読み出しあるいは書
き込みレジスタを制御し、第２制御バス１１０で、シフ
ト回路３、演算器４、可変長符号記憶部１３の動作を制
御する。

【００１６】図３は、図２のブロック１５の特徴部の詳
細な構成を示す図である。本実施の形態では、可変長符
号記憶部１３がリードオンリーメモリ（ＲＯＭ）回路で
構成されている。シフト回路３は、バレルシフタ３１と
出力制御バッファ３２から構成される。演算器４は、入
力データバス選択器４１、４２、算術演算器４３、出力
制御バッファ４４から構成される。ステータスレジスタ
５は、算術演算器４３のオーバーフローを検出した時に
発生するＦフラグを含んでいる。汎用レジスタ６は、入
力符号列の記憶用の第１レジスタ６１及び第２レジスタ
６２、復号値の記憶用レジスタとして第３レジスタ６３
を含んでいる。

【００１７】以下上記ブロック１５の可変長符号の復号
動作を説明する。汎用レジスタ６内のレジスタ６１及び
レジスタ６２に、符号列の最初の部分がロードされ順番
に記憶される。レジスタ６１に記憶されている復号され
る符号列の最初の部分は、データバス１０１を介してシ
フト回路３内のバレルシフタの一方の入力に入力され
る。レジスタ６２に記憶されたレジスタ６１に記憶され
た符号列に続く符号列は、データバス１００を介して、
シフト回路３内のバレルシフタの他方の入力に入力され
る。バレルシフタ３１は、シフト数レジスタ２に記憶さ
れているシフト数に応じて、バレルシフタ３１に供給さ
れたデータをシフトして出力する。最初の段階では、シ
フト数レジスタ２には、０を記憶しておくため、バス１
０２からは、０が出力され、バレルシフタ３１からは、
シフトが行われることなく、符号列の最初の部分から専
用線１０５に出力される。専用線１０５の出力は、可変
長符号記憶ＲＯＭ１３のアドレスとして入力される。そ
のアドレスに対応する部分には、可変長符号の復号値デ
ータ１と、可変長符号の符号長データ２が記憶されてお
り、アドレスが入力されると、そのアドレスに対応し
て、データ１のポートから復号値がデータバス１０４に
出力され、第３レジスタ６３に記憶される。符号長は、
データ２のポートから出力され、専用線１０６を介して
演算器４に入力される。演算器４は、専用線１０６から
の符号長データと、バス１０２からのシフト数レジスタ
２に記憶されているデータとを算術演算器４３で加算
し、その結果をバス１０３を介してシフト数レジスタ２
に記憶する。以上が、可変長符号語を解読する一連の操
作である。

【００１８】さらに具体的な数値例で、前記プロセッサ
の動作を説明する。図４に、可変長符号語とその復号値
の表を示す。この例では、５つの可変長符号語（０）、
（１０）、（１１０）、（１１１０）及び（１１１１）
が存在し、復号表に示すように、それぞれ復号値０、
１、２、３、及び４をもつものとする。図５は、図４に
示した可変長符号語をＲＯＭ１３のデータとして記憶し
た例である。アドレス０（００００）から１５（１１１
１）に対して、データ１には、復号値が記憶され、デー
タ２には、その符号長が記憶されている。本例では、図
３の各データバス及び専用線１０５、１０６のビット幅
を４ビットとする。

【００１９】図６は、図２のプロセッサによる可変長符
号語の復号処理のフローチャートを示す。まず初期設定
として、シフト数レジスタ２を０に設定する（ｓ１）。
次に、第１レジスタ６１に符号列の最初の４ビットがメ
モリあるいは、外部のI／O等からロードし記憶する（ｓ
２）。続いて、第２レジスタ６２に、符号列の続きの４
ビットを同様にロードし記憶する（ｓ３）。次に、第
１、第２レジスタ６１，６２のデータをそれぞれバス１
０１及びバス１００を介してバレルシフタ３１に入力
し、バス１０２を介して入力されるシフト数レジスタ２
の値に応じて、入力されたデータをシフトして出力する
（ｓ４）。出力されたデータ（４ビット）は専用線１０
５を介して可変長符号記憶ＲＯＭ１３にアドレスとして
入力される。入力されたアドレスに応じて、可変長符号
記憶ＲＯＭ１３は、図５で示したようにデータ１として
その復号値を出力し、同時にデータ２として符号長を出
力する（ｓ５）。データ１として出力された復号値は、
バス１０４を介して、汎用レジスタ６内の第３レジスタ
６３に記憶される（ｓ６）。また、同時にデータ２とし
て出力された符号長は、専用線１０６を介して演算器４
に入力され、バス１０２を介して演算器４に入力される
シフト数レジスタ２の値と加算される（ｓ７）。加算結
果が４以上の場合には、ステータスレジスタ５内のフラ
グＦが“１”となり、４未満の場合には、フラグＦは
“０”の値となる（ｓ８）。加算結果は、下位２ビット
が、バス１０３を介してシフト数レジスタ２に転送され
記憶される（ｓ９）。

【００２０】第３レジスタ６３に記憶された復号値は、
第３レジスタ６３から適当なメモリ等に転送される（ｓ
１０）。フラグＦが“１”を示している場合には、第２
レジスタ６２に記憶さているデータを第１レジスタ６１
に転送し（ｓ１１）、第２レジスタ６２は、続きの符号
列の４ビットをメモリあるいは、I／O（図示せず）から
ロードする（ｓ１２）。フラグＦが“０”の場合は、こ
の操作は行わない。以上が、一連の復号過程である。連
続して可変長符号の復号を行う場合は、再び、バレルシ
フタ３１に、第１及び第２レジスタの値をロードし、前
述した動作を繰り返す。

【００２１】図７は、復号される可変長符号列の一例を
示す。図８は、図７に示す符号列を復号した時の、上記
各汎用レジスタの状態と、各バスを介する信号を時間推
移で示した図である。まず、最初の復号動作では、シフ
ト数レジスタ２には、０が入力されている。第１レジス
タ６１には、符号列の最初の４ビット（０１１０）が、
第２レジスタ６２には、その続きの４ビット（１１１
１）が記憶されている。この第１、第２レジスタの値
は、バス１００及びバス１０１を介してバレルシフタ３
１に入力される。バレルシフタ３１は、バス１０２を介
して出力されるシフト数レジスタ２の値だけシフトして
出力する。現在は、バス１０２から０の値が出力されて
いるため、専用線１０５には、符号（０１１０）の４ビ
ットが出力される。専用線１０５は、可変長記憶ＲＯＭ
１３にアドレスとして入力される。図５に示した表に示
したように、アドレス（０１１０）が入力されると、デ
ータ１として復号値０（００００）がバス１０４に出力
され、データ２として符号長１（０００１）が専用線１
０６に出力される。演算器４は、バス１０６の値とバス
１０２の値を加算し、その結果が４以上の場合には、ス
テータスレジスタ５内のフラグＦを“１”にセットす
る。現在の場合は、演算器４からの出力は１であるた
め、フラグＦは“０”である。また、同時にバス１０３
に演算結果の下２ビットである（０１）を出力し、シフ
ト数レジスタ２に（０００１）として記憶する。バス１
０４に出力された復号値（００００）は、第３レジスタ
６３に記憶される。続いて、２番目を復号すると、シフ
ト数レジスタ２には、（０００１）が記憶されている。
第１レジスタ６１に記憶された（０１１０）と第２レジ
スタ６２に記憶された（１１１１）をバレルシフタ３１
にロードして、バス１０２を介して出力されるシフト数
レジスタ２の値１（０００１）に応じて、バス１０５に
は、（１１０１）が出力される。この値をアドレスとす
る可変長符号記憶ＲＯＭ１３からは、バス１０４に復号
値として値２（００１０）が、バス１０６には、符号長
として値３（００１１）が出力される。演算器４は、バ
ス１０２からの値１と、バス１０６からの値３を加算す
る。この結果４となるため、ステータスフラグ内のフラ
グＦが“１”にセットされる。また、バス１０３から
は、演算出力の下２ビット（００）が出力されシフト数
レジスタ２に（００００）として記憶される。復号値２
は、第３レジスタ６３に記憶される。３番目を復号する
場合には、フラグＦが“１”にセットされたため、第１
レジスタ６１及び第２レジスタ６２の値は、第２レジス
タ６２の値が第１レジスタ６１に転送され、第２レジス
タ６２には新しく符号列の続き（１０１１）が記憶され
ている。以下の同様に動作して、復号値４を得る。図８
には、第５番目までの復号を示したが、後の動作は同様
のため詳細な説明は行わない。

【００２２】＜実施の形態２＞実施の形態１では、可変
長符号記憶部として、ＲＯＭを用いた例に示した。しか
し、可変長符号列は、その符号化の方式によって異な
る。このため、例えばＲＡＭのような書き換え可能な回
路に可変長符号記憶部をして、可変長符号の復号動作を
実行する前に、そのデータをＲＡＭにロードする構成と
する。データをロードした後の動作は、実施形態１と同
様のため省略する。

【００２３】＜実施の形態２＞図９は、本発明によるプ
ロセッサの第３の形態を示すブロック図である。本実施
形態は可変長符号記憶部を可変長符号記憶部１３１及び
１３２の２つの部分（２つに可変長符号語空間）で構成
したものである。同図において、バレルシフタ３１から
の専用線１０５を、第１の可変長符号記憶部１３１と第
２の可変長符号記憶部１３２に、同時に入力する。入力
されたアドレスに対して、第１、第２の可変長符号記憶
部ともデータ１及びデータ２を有するが、この時、制御
バス１１０の信号により、その時点で復号するべき可変
長符号語空間を指定することにより、第１あるいは第２
の可変長符号記憶部からの出力を制御するように動作さ
せる。図の例では、可変長符号記憶部は、２つである
が、さらに多数の可変長符号記憶部を持つ構成としても
よい。

【００２４】第１、第２の実施の形態では、可変長符号
記憶部は、一つの回路のＲＯＭ、ＲＡＭを用いて構成し
ているが、例えば画像の符号化に利用されるMPEG等の符
号列では、一つの符号列に複数の可変長符号語空間が混
在することがり、本実施形態は、このような場合の復号
処理に好適である。

【００２５】

【発明の効果】上記実施の形態では、プロセッサ構成図
は、基本的にはプロセッサのアーキテクチャである。即
ち、従来のプロセッサが行う全ての信号処理は、当然可
能なアーキテクチャである。従来のプロセッサが可能な
信号処理に影響を与えることなく、かつ、その構成が持
つ、レジスタや演算器等の回路を共通に利用して、可変
長符号の復号動作を、可変長符号記憶部をバレルシフタ
の出力に直接接続し、その結果をレジスタに記憶すると
同時に、プロセッサの算術演算器を利用して符号長の加
算を行い、次の符号の頭だしを行うことによって、プロ
セッサのクロック周波数を上昇させることなく、従来の
プロセッサ回路を有効に利用し、最小な回路追加で、可
変長符号の復号を高速に行うことが可能となる。

【図面の簡単な説明】

【図１】本発明によるプロセッサの要部の原理的構成を
示すブロック図。

【図２】本発明によるプロセッサの一実施形態の構成を
示すブロック図。

【図３】図２の要部１５の構成を示すブロック図。

【図４】復号表を示した図。

【図５】可変長符号記憶ＲＯＭ１３のデータ図。

【図６】本発明によるプロセッサの一実施形態における
可変長符号の復号処理過程を示したフローチャート。

【図７】符号語列の一例を示した図。

【図８】復号過程の状態遷移を示した図。

【図９】本発明によるプロセッサの他の実施形態の構成
を示すブロック図。

【図１０】従来のプロセッサの構成を示すブロック図。

【符号の説明】

１…プロセッサ、２…シフト数レジスタ、３…シフト回
路、４…演算回路、５…ステータスレジスタ、６…汎用
レジスタ、１３…１５…プロセッサの特徴部分。１０
０、１０１、１０２、１０４、…データバス、１０３、
１０５、１０６…専用線。

Claims (7)

【特許請求の範囲】
1. 【請求項１】少なくとも第１及び第２のデータを加算す
   る機能を持つ演算器と、上記演算器の演算結果に応じて
   変化するフラグを記憶するステータスレジスタと、少な
   くとも可変長符号語を含む符号列を記憶するレジスタを
   含む複数の汎用レジスタと、上記演算器の演算結果及び
   上記フラグによって決定されるシフト数を記憶し、読み
   でされたシフト数の一部を上記第１のデータとして上記
   演算器に加えるシフト数レジスタと、上記符号列を一定
   数単位で取り込み上記シフト数だけシフトするシフト回
   路と、上記シフト回路から第１の専用線を介して取り出
   された可変長符号語を入力とし、その可変長符号語の復
   号値及び可変長符号語の符号長を出力する可変長符号記
   憶部と、上記符号長を上記第２のデータとして上記演算
   器に加える第２の専用線と、上記演算器、ステータスレ
   ジスタ、複数の汎用レジスタ、シフト数レジスタ及びシ
   フト回路のデータの送受を行うデータバス及び少なくと
   も各レジスタからのデータの読み出し及び書き込み並び
   演算器及び可変長符号記憶部の一連の動作を、命令コー
   ドを解読してプログラム処理する制御部とを持つことを
   特徴とするプロッセサ。
2. 【請求項２】上記制御部がプログラム処理する実行する
   命令のアドレスを出力するプログラムカウンタと、メモ
   リのアドレスを一時記憶するメモリアドレスレジスタ
   と、上記メモリへのデータを入出力するため一時データ
   を記憶するためのメモリデータレジスタと、命令を一時
   記憶するインストラクションレジスタと、上記命令を解
   読し、制御信号を生成するインストラクションデコーダ
   とを持つ請求項１記載のプロッセサ。
3. 【請求項３】上記可変長符号記憶部が上記第１の専用線
   を介して取り出された可変長符号語をアドレスとし、同
   一アドレスのデータとして、上記復号値及び上記符号長
   をもつ可変長符号テーブルである請求項２記載のプロッ
   セサ。
4. 【請求項４】上記可変長符号テーブルがＲＡＭで構成さ
   れた請求項２記載のプロッセサ。
5. 【請求項５】上記可変長符号テーブルが複数個並列に設
   けられた請求項３又は４記載のプロッセサ。
6. 【請求項６】上記シフト回路が上記可変長符号語入力と
   し、上記シフト回路からのシフト数によってシフトする
   バレルシフタと、上記バレルシフタの出力を上記第１の
   専用線に直接出力しする手段と、上記バレルシフタの出
   力を出力制御バッファを介して上記データバスに出力す
   る手段とをもつ請求項３、４又は５記載のプロッセサ。
7. 【請求項７】上記演算回路が上記第２の専用線からの符
   号長と上記シフト数レジスタからのシフト数を選択し加
   算する算術演算器と、上記算術演算器の出力を上記シフ
   ト数レジスタに直接入力する手段と、上記算術演算器の
   出力を出力制御バッファを介して上記データバスに出力
   する手段とをもつ請求項３ないし６のいずれか一つに記
   載のプロッセサ。