JP3317819B2 - シングルポートｒａｍの２ポートアクセスの制御方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシングルポートＲＡ
Ｍにより２ポートアクセスを行うためのＲＡＭ制御方式
に関する。

【０００２】従来，２ポートアクセスを行う場合には，
デュアルポートＲＡＭを使用するのが一般的であるが，
シングルポートＲＡＭによる２ポートアクセスを行う場
合がある。

【０００３】両ポートの同時アクセスが無い場合には，
シングルポートＲＡＭでも２ポート使用が可能である。
シングルポートＲＡＭによる２ポートアクセスを行う場
合，メモリ領域を２分割して，その分割した領域をそれ
ぞれのポートとして使用する方法が一般的である。

【０００４】２ポートの一方のポートを元のデータ内容
を更新する更新ポートとし，他方のポートを読み出しポ
ートとして使用する場合，一方のポートでデータの更新
を行い，ＣＰＵがその更新内容を読み出したい場合は，
そのポートを読み出しポートに切り換える。その場合，
他方のポートは更新ポートになる。但し，両ポートの同
時アクセスは無いことがシングルポートＲＡＭを使える
条件であるため，ＣＰＵは更新ポートでのアクセスが無
い空き時間にデータの読み出しを行う。

【０００５】このように更新と読み出しを行うシングル
ポートＲＡＭの２ポートアクセスを使用する場合，ある
時点から更新を開始したい時，前回の更新データが残っ
たまま更新を行うと正しいデータの蓄積が行えないの
で，開始するアドレスに対応する両ポートのクリアを行
う必要がある。しかし，両ポート同時アクセスが不可能
であるため，両ポートの同時クリアが困難であった。

【０００６】

【従来の技術】図７は従来例の説明図であり，Ａ．は構
成例，Ｂ．はシングルポートＲＡＭの２ポートアクセス
の概念，Ｃ．は各ポートの更新動作と読み出し動作のタ
イミングを示す図である。

【０００７】図７のＡ．において，９０はシングルポー
トのＲＡＭ，９１はＲＡＭ９０に対するアドレス（ｎビ
ットで構成）を更新制御部９２からのセレクト信号によ
り切り換え選択するセレクタ（ＳＥＬ），９２はＣＰＵ
（図示せず）からの読み出し指示ａに対する読み出し終
了信号ｂを作成すると共に，更新ポート用の書き込みア
ドレスｃ（ｎ−１ビット）とその切り換え信号ｄを発生
する更新制御部，９３は更新のために読み出したデータ
ｈを一時保持するラッチ，９４はラッチ９３のデータｉ
に更新処理（例えば，＋１の加算処理）を行い更新結果
である書き込みデータｊを発生する更新部，９５はＣＰ
Ｕへの読み出し動作時に駆動されてデータを保持するラ
ッチである。

【０００８】セレクタＳＥＬ９１に供給される更新ポー
ト面指示信号ｅは，ＣＰＵから供給される１ビットの信
号であり，シングルポートのＲＡＭを２分割した場合
の，更新する領域が上位領域のポートか下位領域のポー
トかを指示し，更新用アドレスの最上位のビットを表
す。

【０００９】更新用アドレスの残りのｎ−１ビットは更
新制御部９２から信号ｃとして発生し，更新ポート面指
示信号ｅと合わせてｎビットの更新アドレスとしてセレ
クタ９１の端子１へ供給される。ＣＰＵ読み出しアドレ
スｆ（ｎビット）はセレクタ９１の端子０へ供給され
る。セレクタ９１は更新制御部９２から発生するセレク
タ信号ｄにより制御され，信号ｄがＨ（ハイレベル信
号）の場合は端子１の更新用アドレスを選択し，信号ｄ
がＬ（ロウレベル信号）の場合は端子０のＣＰＵ読み出
しアドレスを選択して，アドレスｇ（ｎビット）を出力
する。

【００１０】図７のＢ．により従来のシングルポートＲ
ＡＭの２ポートアクセスを説明すると，１６進で表示す
ると００〜ＦＦのアドレスを持つシングルポートＲＡＭ
を半分に分割し，アドレスの最上位ビットが０の領域Ａ
（アドレス００〜７Ｆ）と最上位ビットが１の領域Ｂ
（アドレス８０〜ＦＦ）の２つに分かれ，各領域に対し
てポートＡ，ポートＢが対応して設けられていると想定
する。

【００１１】この場合，図７のＣ．に示すように，一方
のポートＡを更新用として使用すると，他方のポートＢ
は読み出し用として使用する。更新を行った領域Ａにつ
いて読み出しを行う場合は，更新する領域（または面）
を切替えてポートＡを読み出し用，ポートＢを更新用に
切り換える。なお，ポートＡとポートＢは同時に動作す
ることができないことは当然である。

【００１２】更新ポートをアクセスする場合 図７のＡ．の更新制御部９２が更新ポートをアクセスす
る場合には，更新制御部９２は更新用アドレスｃを出力
し，ＣＰＵからの更新ポート面指示信号ｅを更新用アド
レスの最上位ビット（図７のＢ．に示すＡポートが更新
ポートの場合は“０”とする）にしてセレクタ９１に入
力する。更新制御部９２が更新用アドレスｃを選択する
制御を行う時は，セレクタ信号ｄはＨであるからセレク
タ９１から更新用アドレス最上位ビットが“０”で書き
込み用アドレスｃと合わせたｎビットの更新用アドレス
がＲＡＭ９０へ入力する。ＲＡＭ９０は入力されたアド
レスに対応するデータを読み出して，更新動作時に駆動
されるラッチ９３に入力され，続いて更新部９４に入力
され更新（例えば，ラッチ９３の内容に＋１する）を行
って，その結果を書き込みデータｊとしてＲＡＭ９０に
入力して，ＲＡＭ９０の読み出し時と同じアドレスに書
き込まれる。

【００１３】読み出しポートをアクセスする場合 ＣＰＵ読み出し指示ａがＨになると，更新制御部９２は
更新ポートをアクセスしてない時間に，読み出しポート
のアクセスを行う。この時更新制御部９２は，セレクタ
信号９１をＬにしてＣＰＵ読み出しアドレスｆを選択
し，ＲＡＭ９０に読み出しアドレスを入力する。ＲＡＭ
９０が入力されたアドレスに対応するデータを読み出す
と，ＣＰＵの読み出し動作時に駆動されるラッチ９５に
ラッチされる。このラッチ９５のデータはＣＰＵにより
読み取られる。更新制御部９２は読み出し動作が終了す
ると，読み出し終了の信号ｂをＣＰＵに送信して，読み
出し終了を通知する。

【００１４】

【発明が解決しようとする課題】上記した従来のシング
ルポートＲＡＭを２ポートアクセスで使用する場合，あ
る事象の発生時から，更新を開始したい場合がある。例
えば，ＲＡＭ内に以前の更新データが蓄積されている状
態で，ある時点（ある事象の発生時点や，決められた周
期毎等）で以前のデータをクリアして新たなデータの更
新を開始することが要求される場合がある。

【００１５】この要求に対し，従来は上記したようにシ
ングルポートＲＡＭを使用すると，領域を分割した２つ
のポートによる同時アクセスが不可能であるため，両ポ
ートのクリアの同時アクセスができなかった。

【００１６】すなわち，従来は，ある事象の発生時点か
ら，１回目の更新ポートの更新動作において，読み出し
たデータを保持するラッチ９３の内容をクリアして，更
新部９４のデータだけを書き込みデータとしてＲＡＭ９
０に書き込む。この場合，一方のポートが担当する領域
（図７のＢ．のＲＡＭの半分）の各アドレスについて順
番にクリアと書き込みを行うことになる。

【００１７】しかし，一方のポートのクリア（更新を含
む）を行っている動作の間に，他方のポートによりＣＰ
Ｕの読み出しが行われると，本来はクリアされているべ
きＲＡＭの他方の領域のデータが以前のデータのままＣ
ＰＵに読み出されてしまうという問題があった。

【００１８】本発明はシングルポートＲＡＭを使用し
て，両ポートのクリアを可能とするＲＡＭ制御方式を提
供することを目的とする。

【００１９】

【課題を解決するための手段】本発明の第１の原理はＣ
ＰＵがクリア指示を出す方式であり，ある事象から更新
を開始する場合，開始するアドレスに対応する更新ポー
トのクリアのみを行い，読み出しポートのクリアはポー
トの切り換え直前にＣＰＵからの指示により行う。ポー
トの切り換えを行う場合，更新ポートから読み出しポー
トに切り換わるポートでは更新したデータをＣＰＵが読
み出すのでデータはそのままで良いが，読み出しポート
から更新ポートに切り換わるポートでは前の更新ポート
が残ったままなので，更新前にクリアする。そこで，Ｃ
ＰＵがポートの切り換えを行う場合に，その前にクリア
指示を出し，クリア指示を受信した制御部は，更新ポー
トのアクセスの無い空き時間にクリアを行う。

【００２０】本発明の第２の原理は，待ち合わせバッフ
ァを用いるもので，ある事象時から更新を開始する時，
開始するアドレスに対応する更新ポートのクリアのみ行
い，同時にそのアドレスをバッファ等に記憶する。更新
ポートのアクセスが無い空き時間がくるとバッファから
アドレスを読み出して，そのアドレスの読み出しポート
をクリアする。

【００２１】本発明の第３の原理は，ＲＡＭの分割をデ
ータビットの上位と下位で行うもので，データビット幅
の下位半分と上位半分とでポートを分割し，同じアドレ
スに両ポートが存在するので，両ポートの同時クリアが
可能になる。

【００２２】図１は本発明の第１の構成例であり、上記
第１の原理に対応する。図１において，１はシングルポ
ートのＲＡＭ，２はセレクタ，３は本発明により制御動
作を行う更新制御部，４は更新時に駆動されるラッチ，
５はラッチ４の出力に対し更新を行って書き込みデータ
を発生する更新部，６は読み出し時に駆動されるラッチ
であり，ａ〜ｊは従来例（図７のＡ．）の各信号と同様
であり説明を省略する。ｋ〜ｍは本発明による制御信号
であり，ｋはＣＰＵから供給されるＣＰＵクリア指示信
号，ｌ（エル）はクリア終了信号，ｍは更新部５をクリ
アするための線路に出力するリセット信号である。

【００２３】本発明の第１の構成例では更新ポート面を
切り換える前にＣＰＵから更新制御部にクリア指示信号
を供給しＣＰＵ読み出しアドレスｆを入力すると，指定
された読み出しアドレスにリセットされたデータを書き
込んで，その後更新ポート面を切り換えることにより，
切り換え後の更新においてクリアされたデータについて
更新を行うことができる。

【００２４】ＲＡＭ１のデータをある事象（ある時点）
から更新する必要がある場合，更新制御部３は，ＲＡＭ
１の領域をアドレスで２つの面（領域）に分割して，更
新ポート面（２分割した一方の面）のアドレスに対し読
み出しを行い，読み出しされたデータが格納されるラッ
チ４をクリアして，更新部５で更新を行うことによりク
リア動作と更新を行う。その面についてＣＰＵが読み出
しを行いたい場合，他方の面が更新ポート面となるが他
方の面はクリアされてないため，以前のデータを更新す
る動作が行われてしまう。そのため，ポート面の切り換
えを行う前にＣＰＵクリア指示信号ｋが，更新制御部３
に供給される。更新制御部３はこれに応じて，現在の更
新アクセスが実行されない空き時間に，更新部５に対し
クリア信号を供給すると共に，セレクト信号ｄを切り替
えてセレクタ２に対しＣＰＵ読み出しアドレスを選択さ
せる。これによりＲＡＭ１は，更新部５の出力（クリア
データ）を読み出しアドレスに書き込む（この書き込み
は更新制御部３から図示されない書き込み制御信号が供
給されて行うか，図示されないＣＰＵからＲＡＭ１を直
接制御することにより行う）。

【００２５】他方の面（読み出し面）のＣＰＵから指示
された読み出しアドレスについてクリアが終了すると，
更新制御部３はＣＰＵにクリア終了信号ｌ（エル）を送
信し，終了通知を行い，これを受信したＣＰＵは更新ポ
ート面指示信号ｅによりポート面の切り換えを行い，ク
リアされた他方の面のアドレスについて更新ポートで更
新を行う。

【００２６】

【発明の実施の形態】図２は第１の構成例の処理フロー
であり，この処理フローは上記図１に示す構成例の更新
制御部において実行される。

【００２７】図２の処理フローを図１を参照しながら説
明すると，最初にＣＰＵクリア指示信号ｋが，“Ｈ”
（ハイレベル）か判別し（図２のＳ１），“Ｈ”の場合
は更新ポート面をアクセス中か判別する（同Ｓ２）。こ
れは，更新ポート面指示信号ｅで指示する更新の対象と
なる面（２つに分割した中のｅで指示する面）のアドレ
スに対し現在更新動作が行われているか判別するもので
ある。この結果，アクセス中でないことが分かると，Ｃ
ＰＵ読み出し指示信号ａが有るか（信号ａが“Ｈ”か）
判別する（同Ｓ３）。ＣＰＵ読み出し指示が無い場合，
セレクタ信号ｄを“Ｌ”にする（同Ｓ４）。これによ
り，セレクタ２に対しＣＰＵ読み出しアドレスｆを選択
させる。更に，リセット信号ｍを“Ｌ”にする（同Ｓ
５）。これにより，更新部５はリセットされる。

【００２８】続いて，ＲＡＭ１に対してライト動作を行
う（図２のＳ６）。この場合，書き込みアドレスはＣＰ
Ｕ読み出しアドレスｆとしてＣＰＵから指定されたアド
レスが使用され，書き込みデータはリセットされた更新
部５のデータであるため，ＲＡＭ１の該当アドレスのデ
ータはクリアされる。次にリセット信号ｍを“Ｈ”にし
て（同Ｓ７），更新部のリセットを解除する。次いで，
セレクタ信号ｄを“Ｈ”にし（同Ｓ８），セレクタ２は
端子１側の更新ポート面指示信号ｅと書き込みアドレス
ｃを選択する。続いて，クリア終了信号ｌ（エル）を
“Ｈ”にし（図２のＳ９），ＣＰＵに読み出しポートの
クリアを終了したことを認識させて，その信号を“Ｌ”
に戻す（同Ｓ１０）。これを受信するとＣＰＵは，ポー
トの切り換えを行う。

【００２９】次に図３は本発明の第２の構成例であり，
図４は第２の構成例の処理フローである。この第２の構
成例は本発明の第２の原理に対応するもので，待ち合わ
せバッファを用いる方式である。図３において，１〜６
は上記図１の同じ符号の各回路と同様であり説明を省略
する。７は更新ポート面指示信号ｅがそのまま入力され
る端子０と反転バッファ７ａにより反転した信号が入力
する端子１を備えるセレクタ，８は更新ポートをクリア
する時のアドレスを記憶する待ち合せバッファ，９は待
ち合せバッファ８の出力が入力する端子１と更新制御部
３からの更新ポート側のクリアアドレスが入力する端子
０を備えるセレクタである。

【００３０】なお，セレクタ２はセレクタ７の出力を最
上位ビットとてセレクタ９の出力を下位ビット（ｎ−１
ビット）とするアドレスが入力する端子１と，ＣＰＵ読
み出しアドレスが入力する端子０を備え，更新制御部３
からのセレクタ信号ｄにより切替えが行われる。また，
更新制御部３から更新部５へ供給される信号ｍはクリア
指示信号，信号ｎはセレクタ２とセレクタ７を切替制御
する選択指示信号である。

【００３１】図３に示す構成による処理を図４を用いて
説明する。なお，この処理フローは上記図７に示す従来
の構成による処理に対し処理が追加されるもので，追加
された処理について説明する。

【００３２】すなわち，ＲＡＭ１の更新ポート面をクリ
アする場合，信号ｅが更新ポート面を指示し，セレクタ
７が端子０の信号ｅを選択し，セレクタ９が更新制御部
３からの更新用アドレスｃが供給される端子０を選択す
るよう選択指示信号ｎが発生すると，セレクタ２はセレ
クタ信号ｄにより端子１へ入力する更新用アドレスを選
択する。この時，ＲＡＭ１の更新ポートでは，読み出さ
れたデータが格納されるラッチ４をクリアして，更新部
５で更新を行うことによりクリア動作と更新を行う。

【００３３】この更新ポート面のクリア実行時に，更新
制御部３の出力である更新ポート面をクリアするアドレ
スｃ（ｎ−１ビット）を順次待ち合せバッファ８に記憶
する（図４のＳ１）。更新ポート面がアクセスされない
か判別し（図４のＳ２），アクセスされないとＣＰＵ読
み出し指示信号ａが有るか（“Ｈ”か）判別する（同Ｓ
３）。読み出し指示が無い時，すなわち更新ポートがア
クセスされてない空き時間に，選択指示信号ｎを“Ｈ”
にして（図４のＳ４），セレクタ７，セレクタ９で端子
１を選択させる。

【００３４】これにより，セレクタ７から更新ポート面
を指示する信号が反転バッファ７ａで反転して入力する
ので，反対の面（読み出しポートの面）を表示し，最上
位ビットを除くアドレス（ｎ−１ビット）として待ち合
せバッファ８に格納された更新アドレスの一つを選択す
る。次に，クリア指示信号ｍを“Ｌ”（ロウレベル）に
して，更新部５をリセットする（図４のＳ５）。この
時，選択指示信号ｄは更新動作中を指示する“Ｈ”であ
るため，端子１側の入力，すなわちセレクタ７とセレク
タ９の出力を選択している。

【００３５】この状態で，ＲＡＭ１に対してライト動作
を行うと（同Ｓ６），セレクタ２から更新用のアドレス
（実際は読み出しポート面のアドレス）がＲＡＭ１に加
えられて書き込みが行われる。この時，更新部５がクリ
ア指示信号により０にリセットされているため，該当す
るアドレスのデータはリセットされた内容が書き込まれ
て，クリア動作が行われる。待ち合せバッファ８に複数
個のアドレスが記憶されていると，各アドレスのデータ
についてＲＡＭ１がクリアされる。

【００３６】こうして，更新ポートのアクセスが無い，
空き時間に読み出しポートのクリア作業が行われるが，
空き時間を待つ間に次のクリア作業が発生すると，待ち
合せバッファ８に次のアドレスが記憶されるので，前回
のアドレスの内容が消えてしまう。この様な場合を考慮
して待ち合せバッファ８の容量を予め一定量確保してお
く。

【００３７】ＲＡＭ１の更新ポートのアドレスに対応す
る読み出しポートのアドレスのクリア動作が終了する
と，クリア指示信号ｍを“Ｈ”にして更新部のリセット
を解除し（図４のＳ７），次いで選択指示信号ｎを
“Ｌ”にして（同Ｓ８），セレクタ７，セレクタ９が端
子０を選択するよう切替えて，処理を終了する。

【００３８】図５は本発明の第３の構成例でありこの本
発明の第３の原理に対応する。また，図６はＲＡＭをデ
ータ方向で２分割する場合の構成である。この構成で
は，上記図１，図３に示すアドレス方向にＲＡＭの領域
を分割するものではなく，各アドレスのデータ領域を半
分に分割し，上位ビットと下位ビットに分ける。この分
割方法を図６により説明すると，ＲＡＭ５０の各アドレ
スに対し上位側のビットを含む領域５００と，下位側の
ビットを含む領域５０１に分割され，各領域５００，５
０１に対し上位ポート５０２と下位ポート５０３が設け
られる構成となる。この上位ポート５０２と上位ポート
５０３は一方が更新ポートとして動作すると，他方は読
み出しポートとなる。このような分割を行うと，データ
ビット幅を２倍にし，アドレス空間を半分にすることが
できる。

【００３９】図５において，５０はシングルポートのＲ
ＡＭ，５１は更新制御部，５２はｎビットの更新アドレ
スｃが入力する端子１とｎビットの読み出しアドレスｆ
が入力する端子０を備え，セレクタ信号ｄにより切替え
られるセレクタ，５３は読み出しデータの上位ビットを
保持するラッチ，５４は読み出しデータの下位ビットを
保持するラッチ，５５ａ，５５ｂはそれぞれ更新時に読
み出されたデータの上位ビット，下位ビットを保持する
ラッチ，５６ａ，５６ｂはそれぞれに対応するラッチ５
５ａ，５５ｂに格納された上位ビット，下位ビットに対
する更新を行う更新部，５７ａ，５７ｂはそれぞれ上位
ビット，下位ビットの対応するラッチ５５ａ，５５ｂの
出力か，更新部５６ａ，５６ｂの出力の一方を選択する
セレクタである。

【００４０】更新ポートアクセス動作は，更新ポート面
指示信号ｅが“Ｈ”の場合，上位側ビットが更新ポート
で，下位側ビットが読み出しポートとなる。更新時は，
セレクタ信号ｄが“Ｈ”の時に更新制御部５１の更新用
アドレスｃがセレクタ５２で選択されてＲＡＭ５０に供
給され，読み出しが行われ，上位側読み出しデータは，
ラッチ５５ａに保持され，更新部５６ａで更新されてセ
レクタ５７ａに入力する。この時，更新ポート面指示信
号ｅが“Ｈ”なので，セレクタ５７ａは更新部５６ａか
らの更新データが入力される端子１を選択し，ＲＡＭ５
０の読み出し時のアドレスの上位ビット側に書き込まれ
る。一方，この時，同じアドレスの下位側のデータは読
み出しが行われて，ラッチ５５ｂに保持される。セレク
タ５７ｂは，この時更新ポート面指示信号ｅが“Ｈ”な
ので，ラッチ５５ｂの内容を選択して下位側のデータと
して書き込む。

【００４１】この結果，上位ビット側だけ更新が行わ
れ，下位ビット側は読み出されたデータがそのまま書き
込まれるので，更新されないことになる。更新ポートと
読み出しポートのクリアは，更新制御部５１からクリア
指示信号ｍを“Ｈ”にすると，各ラッチ５５ａ，５５ｂ
及び各更新部５６ａ，５６ｂが全てクリアされ，更新ポ
ートで更新を行う動作と読み出しポートで読み出しを行
うと，両方のポートのアドレスが同じなので，更新ポー
トをクリアする際に読み出しポートも同時にクリアでき
る。

【００４２】

【発明の効果】本発明によれば，シングルポートＲＡＭ
による２ポートアクセスをする場合に，２ポートでアク
セスする各領域を共にクリアすることが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の構成例を示す図である。

【図２】第１の構成例の処理フローを示す図である。

【図３】本発明の第２の構成例を示す図である。

【図４】第２の構成例の処理フローを示す図である。

【図５】本発明の第３の構成例を示す図である。

【図６】ＲＡＭをデータ方向で２分割する場合の説明図
である。

【図７】従来例の説明図である。

【符号の説明】

１ シングルポートのＲＡＭ ２ セレクタ ３ 更新制御部 ４ ラッチ ５ 更新部 ６ ラッチ ｋ ＣＰＵクリア指示信号 ｌ クリア終了信号 ｍ リセット信号

フロントページの続き (56)参考文献 特開 平５−225040（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 シングルポートのＲＡＭをアドレス方向
   で２面に分割して一方の面のデータを読み出して更新部
   で更新して書き込みを行う更新ポートアクセスと指定さ
   れた面のデータの読み出しを行う読み出しポートアクセ
   スが切替え手段により切替えられる２ポートアクセスの
   制御方式において， 更新ポートによる更新アドレスの発生と更新，読み出し
   の切替えを制御する更新制御部を備え， 前記更新制御部は，指示された事象から更新を開始する
   時に更新開始アドレスに対応する更新ポートのクリアを
   行う制御信号を発生し， ＣＰＵからポートの切替え前にクリア指示がアドレスと
   共に供給されると前記更新ポートアクセスの空き時間
   に，読み出しポート面をクリアする制御信号を発生する
   ことを特徴とするシングルポートＲＡＭの２ポートアク
   セスの制御方式。
2. 【請求項２】 請求項１において， 前記読み出しポート面のクリアは，前記更新制御部から
   前記更新部をリセットし，該更新部の出力を書き込みデ
   ータとし，アドレスはＣＰＵから指定された読み出しア
   ドレスを選択して，書き込むことにより行うことを特徴
   とするシングルポートＲＡＭの２ポートアクセスの制御
   方式。
3. 【請求項３】 シングルポートのＲＡＭをアドレス方向
   で２面に分割して指定された面のデータを読み出して更
   新部で更新して書き込みを行う更新ポートアクセスと指
   定された面のデータの読み出しを行う読み出しポートア
   クセスが切替え手段により切替えられる２ポートアクセ
   スの制御方式において， 更新ポートによる更新アドレスの発生と更新，読み出し
   の切替えを制御する更新制御部を備え， 前記更新制御部は，指示された事象時から更新を開始す
   ると，その時の更新ポート面の開始アドレスからクリア
   と更新を行い， 前記更新ポートのクリアを行ったアドレスを格納する待
   ち合わせバッファを設け，前記更新ポート面のアクセス
   が行われない空き時間に，前記待ち合わせバッファに記
   憶されたアドレスを用いて，該アドレスに対応する前記
   更新ポート面とその反対面のクリアを行うことを特徴と
   するシングルポートＲＡＭの２ポートアクセスの制御方
   式。
4. 【請求項４】 シングルポートのＲＡＭを各アドレスの
   データ領域を上位側と下位側に２分割し，面を指定して
   データを読み出して更新部によりデータを更新して書き
   込みを行う更新ポートとアドレスを指定して読み出しを
   行う読み出しポートアクセスを切替えにより行う２ポー
   トアクセスの制御方式において， 更新アドレスの発生及び更新と読み出しの切替え制御を
   行う更新制御部を備え， 前記ＲＡＭから読み出された各データの上位側のデータ
   をラッチ部を介して書き込みデータとするか，上位側の
   前記更新部を介して更新した結果のデータを書き込みデ
   ータとするかを選択する第１セレクタを設け， 前記ＲＡＭから読み出された各データの下位側の前記更
   新部を介して更新した結果のデータを書き込みデータと
   するか，下位側のデータをラッチ部を介して書き込みデ
   ータとするかを選択する第２セレクタを設け， 前記更新制御部が指示された事象から更新を開始すると
   前記各更新部及び前記各ラッチ部をリセットし，前記２
   つのセレクタは指示された更新ポート面に対応する側の
   前記更新部の出力を書き込み，同時に他方の面に対応す
   る側の前記ラッチ部の出力を書き込むことにより更新ポ
   ート面の反対面のクリアを行うことを特徴とするシング
   ルポートＲＡＭの２ポートアクセスの制御方式。