JPH0545978B2 - - Google Patents
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- JPH0545978B2 JPH0545978B2 JP58045473A JP4547383A JPH0545978B2 JP H0545978 B2 JPH0545978 B2 JP H0545978B2 JP 58045473 A JP58045473 A JP 58045473A JP 4547383 A JP4547383 A JP 4547383A JP H0545978 B2 JPH0545978 B2 JP H0545978B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- circuit
- information
- register
- signal
- Prior art date
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- Expired - Lifetime
Links
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
Description
【発明の詳細な説明】
本発明は、集積回路で実現されたマイクロコン
ピユータ等におけるビツト操作を目的とする論理
演算回路に関する。
ピユータ等におけるビツト操作を目的とする論理
演算回路に関する。
マイクロコンピユータのソフトウエアの設計に
際し、そのソフトウエア内で使用するフラグ類は
メモリ内にまとめて（たとえばバイト単位に）置
かれる。これらフラグ類の扱いは、１ビツトづつ
がそれぞれ異なる意味を持つているので、１ビツ
トだけの操作が必要となる。操作には、１ビツト
のセツト又はリセツト、他のビツトとの論理演算
や１ビツトデータの転送等が考えられる。このよ
うな操作を行なう場合、通常、演算処理装置（以
下ALUと称す。）にて処理する。ALUは数ビツ
ト（たとえば４ビツトや８ビツト）を単位として
演算を行なうので１ビツトだけの処理には向かな
い。１ビツトのセツト、リセツトは特に問題ない
が、他ビツトとの論理演算やビツト転送等を行な
おうとすると、多くのプログラムステツプ数がか
かつてしまう。
際し、そのソフトウエア内で使用するフラグ類は
メモリ内にまとめて（たとえばバイト単位に）置
かれる。これらフラグ類の扱いは、１ビツトづつ
がそれぞれ異なる意味を持つているので、１ビツ
トだけの操作が必要となる。操作には、１ビツト
のセツト又はリセツト、他のビツトとの論理演算
や１ビツトデータの転送等が考えられる。このよ
うな操作を行なう場合、通常、演算処理装置（以
下ALUと称す。）にて処理する。ALUは数ビツ
ト（たとえば４ビツトや８ビツト）を単位として
演算を行なうので１ビツトだけの処理には向かな
い。１ビツトのセツト、リセツトは特に問題ない
が、他ビツトとの論理演算やビツト転送等を行な
おうとすると、多くのプログラムステツプ数がか
かつてしまう。
本発明は上記欠点を取り除き、マイクロコンピ
ユータ内でのビツト操作を容易にする論理演算回
路を提供することを目的とする。
ユータ内でのビツト操作を容易にする論理演算回
路を提供することを目的とする。
本発明によれば、マイクロコンピユータ等にお
いて、被演算数を記憶する複数ビツトのテンポラ
リ・レジスタと演算数を記憶する１ビツトのフリ
ツプフロツプと、前記テンポラリ・レジスタの任
意のビツトを選択するビツト選択回路と前記ビツ
ト選択回路により選択されるテンポラリ・レジス
タの任意ビツト情報と前記フリツプフロツプとの
論理演算を実行する論理演算回路を具備した該論
理演算回路が得られる。
いて、被演算数を記憶する複数ビツトのテンポラ
リ・レジスタと演算数を記憶する１ビツトのフリ
ツプフロツプと、前記テンポラリ・レジスタの任
意のビツトを選択するビツト選択回路と前記ビツ
ト選択回路により選択されるテンポラリ・レジス
タの任意ビツト情報と前記フリツプフロツプとの
論理演算を実行する論理演算回路を具備した該論
理演算回路が得られる。
本発明によれば前記ビツト選択回路を介して前
記テンポラリ・レジスタの被選択ビツトに格納す
ることによつてビツト操作を容易に行なえるよう
になる。
記テンポラリ・レジスタの被選択ビツトに格納す
ることによつてビツト操作を容易に行なえるよう
になる。
以下に本発明を実施例に従い、図面を用いて説
明する。
明する。
第１図は本発明の一実施例を示すブロツク図で
ある。第１図において１１は制御回路であり、こ
のビツト操作回路の各部に制御信号ａ，ｂ，ｃ，
ｄ，ｅを送つている。１２は被操ビツトを持つ情
報を記憶するテンポラリ・レジスタである。この
レジスタは、便宜上８ビツトのレジスタとする。
１３は上記テンポラリ・レジスタ内の任意の１ビ
ツトを選択するため情報を記憶する３ビツトの選
択レジスタである。１４は選択レジスタ１３の３
ビツトの信号ｆ，ｇ，ｈによつて、テンポラリ・
レジスタ１２内の１ビツトを選択する選択回路で
ある。選択レジスタ１３は制御回路１１からの信
号ａによつてバスから３ビツトの選択情報を受け
取り、それぞれ対向する信号ｆ，ｇ，ｈを選択回
路１４へ送る。テンポラリ・レジスタ１２はバス
０〜７から８ビツト情報を受けその８ビツト情報
を選択回路１４へ送る。そして演算結果を選択回
路を通して受け取り、バス０〜７へ出力する。こ
れらの動作は制御回路１１によつて制御される。
図面の都合で第１図には、上記動作に対応する制
御信号はｂで代表させ、説明は、信号ｂによつて
上記動作を行なわれるものとする。１６は１ビツ
トのフリツプフロツプであり、信号ｊを出力す
る。１７は選択回路１４の出力ｉと、フリツプフ
ロツプｊとの論理演算回路である。この論理演算
回路１７の出力ｋは制御回路１１からの制御信号
ｃによつて制御されるトランジスタ１５と選択回
路１４を通つてテンポラリ・レジスタ１２の選択
されたビツトへ結果が入力される。（トランジス
タ１５はＮ−チヤンネルMOSFETとしゲートに
は信号ｃが接続している。）フリツプフロツプ１
６は制御回路１１からの信号ｄによつてセツト、
リセツトされるか又は、論理演算回路１７の出力
ｋが入力される。
ある。第１図において１１は制御回路であり、こ
のビツト操作回路の各部に制御信号ａ，ｂ，ｃ，
ｄ，ｅを送つている。１２は被操ビツトを持つ情
報を記憶するテンポラリ・レジスタである。この
レジスタは、便宜上８ビツトのレジスタとする。
１３は上記テンポラリ・レジスタ内の任意の１ビ
ツトを選択するため情報を記憶する３ビツトの選
択レジスタである。１４は選択レジスタ１３の３
ビツトの信号ｆ，ｇ，ｈによつて、テンポラリ・
レジスタ１２内の１ビツトを選択する選択回路で
ある。選択レジスタ１３は制御回路１１からの信
号ａによつてバスから３ビツトの選択情報を受け
取り、それぞれ対向する信号ｆ，ｇ，ｈを選択回
路１４へ送る。テンポラリ・レジスタ１２はバス
０〜７から８ビツト情報を受けその８ビツト情報
を選択回路１４へ送る。そして演算結果を選択回
路を通して受け取り、バス０〜７へ出力する。こ
れらの動作は制御回路１１によつて制御される。
図面の都合で第１図には、上記動作に対応する制
御信号はｂで代表させ、説明は、信号ｂによつて
上記動作を行なわれるものとする。１６は１ビツ
トのフリツプフロツプであり、信号ｊを出力す
る。１７は選択回路１４の出力ｉと、フリツプフ
ロツプｊとの論理演算回路である。この論理演算
回路１７の出力ｋは制御回路１１からの制御信号
ｃによつて制御されるトランジスタ１５と選択回
路１４を通つてテンポラリ・レジスタ１２の選択
されたビツトへ結果が入力される。（トランジス
タ１５はＮ−チヤンネルMOSFETとしゲートに
は信号ｃが接続している。）フリツプフロツプ１
６は制御回路１１からの信号ｄによつてセツト、
リセツトされるか又は、論理演算回路１７の出力
ｋが入力される。
ビツト操作しようとする８ビツトの情報は、演
算制御回路１１によつて、メモリ又はレジスタよ
りバス０〜７へ出力され信号ｂによつてテンポラ
リ・レジスタ１２に入力される。次に制御回路１
１は、８ビツト中の１ビツトを選ぶ選択情報をバ
ス０〜２に乗せ、信号ａによつて選択レジスタ１
３に入力する。選択レジスタ１３はその３ビツト
の情報を受取るとそれを保持するとともに選択回
路１４へ信号ｆ，ｇ，ｈとして出力する。制御回
路１１は、どのようなビツト操作するかに応じて
必要な状報（論理値“０”又は“１”）をフリツ
プフロツプ１６に信号ｄによつてセツトし、フリ
ツプフロツプ１６はその情報を信号ｊとして論理
演算回路１７へ出力する。選択回路１４は、信号
ｆ，ｇ，ｈによつてテンポラリ・レジスタ１２の
１ビツトを選択して信号ｉとして論理演算回路１
７へ出力する。制御回路１１はどのような論理演
算するかを信号ｅによつて論理演算回路１７へ指
示する。論理演算回路１７は、信号ｅによつて指
定された論理演算を信号ｉと信号ｊについて行な
いその結果を信号ｋとして出力する。制御回路１
１は信号ｃを出力してトランジスタ１５を開き、
信号ｂによつてテンポラリ・レジスタ１２の選択
ビツトへ選択回路１４を通してビツト操作の結果
である信号ｋの内容をセツトする。ビツト操作の
結果を次のビツト操作に使用する場合は信号ｋを
制御回路１１は信号ｄによつてフリツプフロツプ
１６にセツトすることができる。こうしてビツト
操作した後のテンポラリ・レジスタ１２の内容を
もとを情報の格納場所であるメモリー又はレジス
タに戻してビツト操作を終了する。
算制御回路１１によつて、メモリ又はレジスタよ
りバス０〜７へ出力され信号ｂによつてテンポラ
リ・レジスタ１２に入力される。次に制御回路１
１は、８ビツト中の１ビツトを選ぶ選択情報をバ
ス０〜２に乗せ、信号ａによつて選択レジスタ１
３に入力する。選択レジスタ１３はその３ビツト
の情報を受取るとそれを保持するとともに選択回
路１４へ信号ｆ，ｇ，ｈとして出力する。制御回
路１１は、どのようなビツト操作するかに応じて
必要な状報（論理値“０”又は“１”）をフリツ
プフロツプ１６に信号ｄによつてセツトし、フリ
ツプフロツプ１６はその情報を信号ｊとして論理
演算回路１７へ出力する。選択回路１４は、信号
ｆ，ｇ，ｈによつてテンポラリ・レジスタ１２の
１ビツトを選択して信号ｉとして論理演算回路１
７へ出力する。制御回路１１はどのような論理演
算するかを信号ｅによつて論理演算回路１７へ指
示する。論理演算回路１７は、信号ｅによつて指
定された論理演算を信号ｉと信号ｊについて行な
いその結果を信号ｋとして出力する。制御回路１
１は信号ｃを出力してトランジスタ１５を開き、
信号ｂによつてテンポラリ・レジスタ１２の選択
ビツトへ選択回路１４を通してビツト操作の結果
である信号ｋの内容をセツトする。ビツト操作の
結果を次のビツト操作に使用する場合は信号ｋを
制御回路１１は信号ｄによつてフリツプフロツプ
１６にセツトすることができる。こうしてビツト
操作した後のテンポラリ・レジスタ１２の内容を
もとを情報の格納場所であるメモリー又はレジス
タに戻してビツト操作を終了する。
次にビツトの転送について説明する。論理演算
回路１７で論理演算する手前までの手続きは、上
述の説明と同じである。制御回路１１は論理演算
回路１７に対して信号ｅによつて信号ｉ、すなわ
ち選択ビツトの内容をそのまま信号ｋに出力する
よう指示する。次に信号ｄによつてフリツプフロ
ツプ１６に信号ｋをセツトする。上述と同様にテ
ンポラリ・レジスタ１２への格納は行なわれるが
内容はもちろん変らない。次に転送先に当る情報
をテンポラリ・レジスタ１２へ入力し、転送先に
すべきビツト選択を行なう。今回は論理演算回路
１７はフリツプフロツプ１６の内容をそのまま信
号ｋに出力して、テンポラリ・レジスタ１２へ格
納する。このようにしてビツトの転送も簡単にで
きる。
回路１７で論理演算する手前までの手続きは、上
述の説明と同じである。制御回路１１は論理演算
回路１７に対して信号ｅによつて信号ｉ、すなわ
ち選択ビツトの内容をそのまま信号ｋに出力する
よう指示する。次に信号ｄによつてフリツプフロ
ツプ１６に信号ｋをセツトする。上述と同様にテ
ンポラリ・レジスタ１２への格納は行なわれるが
内容はもちろん変らない。次に転送先に当る情報
をテンポラリ・レジスタ１２へ入力し、転送先に
すべきビツト選択を行なう。今回は論理演算回路
１７はフリツプフロツプ１６の内容をそのまま信
号ｋに出力して、テンポラリ・レジスタ１２へ格
納する。このようにしてビツトの転送も簡単にで
きる。
次に選択回路１４におけるテンポラリ・レジス
タ１２と論理演算回路１７との入出力双方向の情
報転送機構について説明する。
タ１２と論理演算回路１７との入出力双方向の情
報転送機構について説明する。
第２図が選択回路１４をトランジスタ、インバ
ータ等で表わした回路図である。第２図において
２１，２２，２３はそれぞれインバータである。
２４で示した記号は、第１図と同様にＮ−チヤン
ネルMOSFETであり、縦方向に走る信号線はト
ランジスタのゲートに入つている。Ｂ０〜Ｂ７は
テンポラリ・レジスタの各ビツトに対応する信号
線である。選択レジスタからの信号ｆ，ｇ，ｈに
よつて信号線Ｂ０〜Ｂ７の内１本が選択される。
たとえばｆを論理値“０”、ｇを“１”、ｈを
“０”とするとＢ２が選択される（Ｂ２線上のト
ランジスタはすべてON、他線上のトランジスタ
はかならず１つはOFFしている。）RAMのアド
レスデコーダと同様である。こうしてＢ２が選択
され、テンポラリ・レジスタの下から３ビツト目
の内容が信号ｉへ出力される。次に論理演算回路
の出力信号ｋをテンポラリレジスタに書き込むと
きには第１図における制御回路１１から信号ｂに
よつてテンポラリ・レジスタ１２の選択回路１４
側の信号線（第２図のＢ０〜Ｂ７に対応する）へ
の出力をオフにし、選択回路１４を入力側の容量
により保持されていたテンポラリレジスタ１２の
内容を入力側に帰還して入力状態とする。そして
第２図のトランジスタ（第１図のトランジスタ１
５に相当）を信号ｃによつてONし、信号ｋはト
ランジスタ２５および信号線Ｂ２上の選択回路１
４における３つのトランジスタを介して、入力状
態となつたテンポラリレジスタ１２内の選択され
たビツトに供給され、これによつて当該ビツトの
入力データのレベルが信号ｋによつて制御され
る。かくして、選択されたビツトには信号ｋにも
とづくデータがそれ以外の残りのビツトには前の
データがそれぞれ書き込まれる。
ータ等で表わした回路図である。第２図において
２１，２２，２３はそれぞれインバータである。
２４で示した記号は、第１図と同様にＮ−チヤン
ネルMOSFETであり、縦方向に走る信号線はト
ランジスタのゲートに入つている。Ｂ０〜Ｂ７は
テンポラリ・レジスタの各ビツトに対応する信号
線である。選択レジスタからの信号ｆ，ｇ，ｈに
よつて信号線Ｂ０〜Ｂ７の内１本が選択される。
たとえばｆを論理値“０”、ｇを“１”、ｈを
“０”とするとＢ２が選択される（Ｂ２線上のト
ランジスタはすべてON、他線上のトランジスタ
はかならず１つはOFFしている。）RAMのアド
レスデコーダと同様である。こうしてＢ２が選択
され、テンポラリ・レジスタの下から３ビツト目
の内容が信号ｉへ出力される。次に論理演算回路
の出力信号ｋをテンポラリレジスタに書き込むと
きには第１図における制御回路１１から信号ｂに
よつてテンポラリ・レジスタ１２の選択回路１４
側の信号線（第２図のＢ０〜Ｂ７に対応する）へ
の出力をオフにし、選択回路１４を入力側の容量
により保持されていたテンポラリレジスタ１２の
内容を入力側に帰還して入力状態とする。そして
第２図のトランジスタ（第１図のトランジスタ１
５に相当）を信号ｃによつてONし、信号ｋはト
ランジスタ２５および信号線Ｂ２上の選択回路１
４における３つのトランジスタを介して、入力状
態となつたテンポラリレジスタ１２内の選択され
たビツトに供給され、これによつて当該ビツトの
入力データのレベルが信号ｋによつて制御され
る。かくして、選択されたビツトには信号ｋにも
とづくデータがそれ以外の残りのビツトには前の
データがそれぞれ書き込まれる。
以上説明したように、本発明によれば、マイク
ロコンピユータ等において、被演算数を記憶する
複数ビツトのテンポラリ・レジスタと、演算数を
記憶する１ビツトのフリツプフロツプと前記テン
ポラリ・レジスタの任意のビツトを選択するビツ
ト選択回路と、前記ビツト選択回路により選択さ
れるテンポラリレジスタの任意ビツト情報と前記
フリツプフロツプとの論理演算を実行する論理演
算回路を具備し、該論理演算回路の出力を前記選
択回路を介して前記テンポラリ・レジスタの被選
択ビツトに格納することを特徴とする論理演算回
路が得られ、ビツト操作を簡単に行なうことが出
来、ビツトごとの処理の自由度が増加し、その効
果は多大である。
ロコンピユータ等において、被演算数を記憶する
複数ビツトのテンポラリ・レジスタと、演算数を
記憶する１ビツトのフリツプフロツプと前記テン
ポラリ・レジスタの任意のビツトを選択するビツ
ト選択回路と、前記ビツト選択回路により選択さ
れるテンポラリレジスタの任意ビツト情報と前記
フリツプフロツプとの論理演算を実行する論理演
算回路を具備し、該論理演算回路の出力を前記選
択回路を介して前記テンポラリ・レジスタの被選
択ビツトに格納することを特徴とする論理演算回
路が得られ、ビツト操作を簡単に行なうことが出
来、ビツトごとの処理の自由度が増加し、その効
果は多大である。
第１図は本発明の一実施例を示すブロツク図で
ある。第２図は第１図の要部を示す回路図であ
る。第１図において、１１……制御回路、１２…
…テンポラリ・レジスタ、１３……選択レジス
タ、１４……選択回路、１５……Ｎ−チヤンネル
MOSFET、１６……フリツプフロツプ、１７…
…論理演算回路である。第２図は選択回路の回路
図である。第２図において、２１，２２，２３…
…インバータ、２４，２５……Ｎ−チヤンネル
MOSFETである。
ある。第２図は第１図の要部を示す回路図であ
る。第１図において、１１……制御回路、１２…
…テンポラリ・レジスタ、１３……選択レジス
タ、１４……選択回路、１５……Ｎ−チヤンネル
MOSFET、１６……フリツプフロツプ、１７…
…論理演算回路である。第２図は選択回路の回路
図である。第２図において、２１，２２，２３…
…インバータ、２４，２５……Ｎ−チヤンネル
MOSFETである。
Claims (1)
- 【特許請求の範囲】 １ 被演算数を記憶する複数ビツトのレジスタ
と、演算数を記憶する１ビットの記憶回路と、前
記レジスタの任意の１ビツトを選択するビツト選
択回路と、演算指示情報を受け当該情報が第１の
状態のときは前記ビツト選択回路により選択され
た１ビツト情報と前記記憶回路の１ビツトの情報
との論理演算を実行してその結果である１ビツト
の情報を出力し、前記演算指示情報が第２の状態
のときは前記記憶回路の１ビツトの情報を出力す
る演算回路とを具備し、前記演算回路の１ビツト
の出力を前記記憶回路に格納するとともに前記ビ
ツト選択回路を介して前記レジスタの前記選択さ
れた１ビツトに格納することを特徴とする論理演
算回路。 ２ 複数ビツトの被演算データを一時ストアする
レジスタと、ビツト選択情報に応答して前記レジ
スタにストアされた被演算データの中の１ビツト
を選択し出力するビツト選択回路と、当該選択さ
れた１ビツトの情報に対し所定の演算を実行して
１ビツト情報を出力する演算回路と、前記演算回
路の１ビツト情報の出力を前記ビツト選択回路を
介して前記レジスタの中の前記選択された１ビツ
トに書き込む手段とを備えることを特徴とする論
理演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4547383A JPS59170937A (ja) | 1983-03-18 | 1983-03-18 | 論理演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4547383A JPS59170937A (ja) | 1983-03-18 | 1983-03-18 | 論理演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59170937A JPS59170937A (ja) | 1984-09-27 |
| JPH0545978B2 true JPH0545978B2 (ja) | 1993-07-12 |
Family
ID=12720357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4547383A Granted JPS59170937A (ja) | 1983-03-18 | 1983-03-18 | 論理演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59170937A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038016A (ja) * | 1989-06-05 | 1991-01-16 | Koufu Nippon Denki Kk | ラッチデータビット操作回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731174A (en) * | 1981-04-10 | 1982-02-19 | Hitachi Ltd | Manufacture of lateral transistor |
| JPS59135548A (ja) * | 1983-01-22 | 1984-08-03 | Toshiba Corp | 演算装置 |
-
1983
- 1983-03-18 JP JP4547383A patent/JPS59170937A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731174A (en) * | 1981-04-10 | 1982-02-19 | Hitachi Ltd | Manufacture of lateral transistor |
| JPS59135548A (ja) * | 1983-01-22 | 1984-08-03 | Toshiba Corp | 演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59170937A (ja) | 1984-09-27 |
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