JPH09505430A - 再構成可能なプログラム状態語を有するマイクロコントローラ - Google Patents

Abstract

(57)【要約】 本発明は、プログラム状態語(PSW)のビットをバスとの間でやりとりするマイクロコントローラに関連する。本発明によるマイクロコントローラが前世代のマイクロコントローラと互換モードにある場合は、選択・転送回路は、読取り動作では、現世代のPSW ビットを前世代マイクロコントローラが処理できるようなパターンでバス上に配置する。一方書込み動作では、上記回路は、前世代と互換性のある配置でビットをバスから動かしそれを現世代の配置に従って格納する。上記回路により、ALU(算術論理演算装置)など各種のユニットは、PSW レジスタ・ビットを、バス転送をすることなしに直接更新することもできる。

Description

【発明の詳細な説明】 再構成可能なプログラム状態語を有するマイクロコントローラ本発明の分野 本発明は、特定フォーマットのプログラム状態語(PSW)の状態ビットを保持で きるような１個のプログラム状態語レジスタを含むマイクロコントローラに関連 する。技術的背景 マイクロコントローラは、一層複雑なタスクを一層速く実行するよう求められ ている。その結果、マイクロコントローラの設計は、一層複雑高速化の方向へと 再設計されてきた。複雑なマイクロコントローラには、監視を必要とする機能・ 動作が一層多くなっている。その結果、再設計されたマイクロコントローラのプ ログラム状態語(PSW)では、より多数の状態語が使われ規模が大きくなる。例え ば、マイクロコントローラのアーキテクチャが８ビットから16ビットに成長する と、PSW は12ないし16ビットに拡大する。PSW のサイズのみならず再設計の過程 でのアーキテクチャとレイアウトに関連する考慮の結果として、時にはPSW の状 態ビットのビット配列を前世代のマイクロコントローラとは異なる形に再配列・ 再配置することが必要になる。しかし前世代のマイクロコントローラのユーザは 、前世代用に設計したソフトの廃棄や書直しを嫌がるのが普通で、後継世代のマ イクロコントローラが以前のソフトを使えるよう望んでいる。本発明の目的 本発明の目的は、より新しい世代のマイクロコントローラのPSW に前世代のそ れとの間の互換性を与えることである。 更に本発明の目的は、PSW のサイズとビット配列が世代間で変わった場合でも 互換性を保証することである。 更に本発明の目的は、旧または前世代の命令と新世代の命令、または新と旧の 動作モードが、同一マイクロコントローラ上で共存できることである。本発明の概要 本発明では、前文(preamble)で指定したようなマイクロコントローラを提供す ることにより上記の諸目的を達成する。このマイクロコントローラの特徴は、PS Wレジスタが、第１のフォーマットと異なる第２のフォーマットを有する更に別 の(further)プログラム状態語に係る別の状態ビットを保持できること、及び、 当該マイクロコントローラが、上記レジスタと結合してそのレジスタとの間で状 態ビットを選択的に転送できるような選択・転送手段(selection and transfer means)を含むことである。 プログラム状態語は、前世代のマイクロコントローラと互換性があるよう再構 成でき、それにより複数のマイクロコントローラ・モードが共存できる。更に著 しい特徴として、選択・転送手段の動作により、複数のマイクロコントローラ・ モードに応答できるよう、プログラム状態語のビットを選択・再配列することが できる。マイクロコントローラが、前世代のマイクロコントローラ命令と互換性 あるモードにある場合はいつでも、あるいは所望のいつの時点においても、選択 ・転送手段は、バス上にある現世代のPSW ビットを、前世代マイクロコントロー ラの処理に適した位置に配置する。このことにより、新旧動作モードは共存でき る。また選択・転送手段は、前世代機種に適合する形でバス上に配列されたビッ トを読んで、それを現世代の配置に直して格納することもできる。本発明で提供 されるシステムでは、PSW のビットをマイクロコントローラのモードに従った適 切な位置に移動(rout)し、大きなPSW を前世代マイクロコントローラ用の小さな PSW に変換するのである。図面の簡単な説明 本発明は実施例により説明するが詳細については付図を参照する。それらの付 図は下記の通りである： 図１は、本発明のマイクロコントローラのアーキテクチャである； 図２は、マイクロコントローラのプログラム状態語（PSW）を示す； 図３は、本発明の特別機能レジスタ（special function register）に関連す るビット番地符号化（bit address encoding）を示す； 図４は、前世代マイクロコントローラによって使用される場合のPSW ビット配 列を示す； 図５は、本発明に基づくPSW 読取り回路の１例である； 図６は、本発明に基づくPSW 書込み回路の１例である。 上記各図面を通じて、同一記号は類似または対応する機能を示す。好適な実施例の説明 本発明のマイクロコントローラ・システム10のアーキテクチャを図１に示す。 このシステム10には、16ビット算術演算を行ない内部命令・データ記憶装置を含 む単一チップのマイクロコントローラ12を含む。このマイクロコントローラ12は 、外部装置14と16とが使用でき、更に24ビットの外部番地指定機能を通じて、16 メガバイトの外部命令記憶装置18と16メガバイトの外部データ記憶装置20に接続 される。マイクロコントローラ12には、バス・インタフェイス・ユニット22を含 み、このユニットは外部記憶18及び20との間で外部の双方向の番地データ・バス 24を介して通信する。マイクロコントローラ12は、外部装置14及び16との間でI/ O ポート26-28 を経由して通信する。これらポートは特別機能レジスタ(SFR)40 として番地指定できる。ポート26-28は、他の特別機能レジスタと同様、バス・ インタフェイス・ユニット22を経由して内部周辺バス42の上で番地指定できる。 データ記憶20もI/O ポート26-28 を経由して、オフチップでマップされたI/O(破 線の下部)としてアクセスできる。オンチップの特別機能レジスタ40（その一部 はビット番地指定可能）には、プログラム状態語(PSW)レジスタ44を含み、この レジスタは、外部装置及びALU 72との間で通信する割込み制御ユニット84、実行 ユニット70、及びフラグと一般制御を行なう復号ユニット(decode unit)74のそ れぞれと結合している。割込みレジスタ46、タイマー・レジスタ50、及びシステ ム構成ビットを収容するシステム構成レジスタ(SCR)54も特別機能レジスタ40に 含まれる。PSW レジスタ44は、レジスタ動作一般に用いられる周辺バス42を介し て番地指定ができ、他の実行関連動作に用いられる内部バス86への接続を介して でも番地指定ができる。PSW レジスタ44は、ALU 72及びALU 72と実行ユニット70 に関連するパリティ、ゼロ欠陥(zero defect)、オペレータ欠陥(operator defec t)の各回路とも結合している。バス・インタフェイス・ユニット22は周辺特別機 能レジスタ（群）40をマイクロコントローラのコア60と分離している。コア60は 、 マイクロ符号でプログラム可能な実行ユニット70を含み、命令の実行をALU 72そ の他のユニットで制御する。復号ユニット74で解読される命令は、命令記憶空間 の一部である内部EPROM 76かまたは外部命令記憶18から、フェッチ・ユニット78 により取り出される。データ記憶空間の一部である静的RAM 80も、レジスタ・フ ァイル82の汎用レジスタと同様、命令とデータの記憶装置として利用できる。 プログラム状態語レジスタ44は、図２に示すようなプログラム状態語100 を含 み、これらは新世代の命令によりアクセスできる。PSW レジスタ44は、ビット番 地指定可能なSFR 空間40における１個のワード・レジスタである。上半分のバイ ト(PSWH)102 は保護領域で、システム／監視レベルのフラグが収容される。下半 分のバイト(PSWL)104 には、以下に述べるユーザ・レベルのフラグと機能がすべ て収容される。算術論理命令とデータ転送命令は、大抵の場合、状態フラグの一 部または全部を更新する。PSW 状態フラグの更新は、PSW への書込みの最中には 抑圧される。PSW へ書込まれたデータは、通常のフラグ更新よりも優先権がある 。このことは、PSW の何れの半分のバイトへの書込みにおいても適用される。Ｃ はキャリー・フラグであり、このフラグの主機能は、ALU 72による算術演算の最 上位ビットのキャリー・アウト(carry out−桁上げ)を格納することである。AC は、補助キャリー・フラグであり、算術命令の最中に、ALU 72の下位ニブル(les s significant nibble)のキャリー・アウトが起こると更新される。RS1 とRS2 は、レジスタ・バンク選択ビットであり、レジスタ・ファイル82の中にあってあ る時点で動作中(active)の４個のレジスタ群（またはバンク）R0ないしR7のうち 、１個を識別する。この４個のレジスタ・バンクは、データ記憶のボトム32バイ トとして直接・間接に番地指定することもできる。Ｖはオーバフロー・フラグで 、ALU72で実行される算術演算の最中に、２の補数の算術的溢れ条件(twos compl ement arithmetic overflow condition)が起こると立てられる。SMはシステム・ モードのビット・フラグである。システム・モードはリセットの際選択され、割 込み処理の間に変更が可能で、PSW をポップして割込みから復帰(RETI)すること により書込まれる。これはマルチタスクの応用への支援を意図している。TMは追 跡(trace）モード・ビットで、プログラム開発過程への支援のため、命令ごとの 追跡を可能にするものである。Ｚは、最初の演算表示またはゼロ欠陥フラグ(a f irst operation indication or zero defect flag)で、あるデータ演算の後演算の結 果が０になるとＺフラグには１が立つ。そうでない場合、Ｚフラグはクリアされ て０になる。Ｎは負の表示フラグで、データ演算後もし演算結果に符号ビット(M SB)を伴う場合には、Ｎフラグには１が立つ。そうでない場合にはＮフラグはク リアされて０になる。IM3-IMO は実行優先割込みマスク・ビットで、これらのビ ットは現在実行中の符号の実行優先度を識別するのに使われる。割込みがあった 場合、これらのビットは進行中の割込みの割込み優先度を表示するように立てら れる。これらビットは、割込みの処理中にも変更または書込みができる。マイク ロコントローラ12では、トラップ、割込み、割込みからの復旧にあたって、これ らビットを保管・復元するだけでなく、これらビットから、コアの外部に存在す る何らかの割込み制御モジュールに対して、割込み制御ユニット84経由で連絡線 (lines)を設けている。各IMビットへの書込みはシステム・モード符号に限定さ れる。マイクロコントローラ12には、もう一つの追加フラグがあるが、これはPS Wにも影響されず走行中のプログラムにも直接は見えない。それは累算器ゼロ・ フラグ(AZ)である。これは80C51 型マイクロコントローラのJump-Zero(JZ)と命 令とJump-Not-Zero(JNZ)命令を実現するのに用いる。80C51 の符号はＡレジスタ の内容を直接試験してこれら命令を実行する。マイクロコントローラ12は、R4L を変えるような演算があると、組み込まれたAZフラグをその演算の間に更新する 。R4L とは80C51 マイクロコントローラの累算器を模擬するのに使うレジスタで ある。 システム構成レジスタ(SCR)54はバイト・レジスタでシステム構成フラグを収 容する。このレジスタ54に含まれるフラグは、リセットされた後一度プログラム されるとその後放置される性質ものもである。これらフラグは、割込みその他の 処理の最中退避する必要はない。これらフラグの１つであるCMフラグは本発明に は重要である。CMは互換モード・フラグである。このフラグは80C51 のPSW が用 いられるモードに関連がある。もちろん80C51 のPSW は、その他のCM＝０の場合 にもアクセスできる。 マイクロコントローラ12では、命令を使ってPSW のビット番地指定(bit addre ssing)をすることもできる。ビット番地指定に用いる１個の命令の中の、10ビッ ト領域130 の符号化を図３に示す。ビット９と８により、番地指定したレジスタ がSFR 空間40（ビット９）にあるかレジスタ・ファイル82（ビット８）にあるか が決定する。ビット７−３は番地指定中のレジスタのバイトを識別し、ビット２ −０はそのバイトの中の特定ビットを識別する。 図２について論じたように、マイクロコントローラ12のPSW 100 は、その設計 過程で生まれたある種の配列をもっている。他方、80C51 マイクロコントローラ は、図４に示すようなPSW 200 を用いている。このバージョンのPSW は、80C51 の各種命令によってアクセス可能であり、同一プログラムの中で異なるモードま たは世代が存在することを許容している。このバージョンのPSW では、PSW に与 えた特定番地に応じて、状態ビットＣ，AC，FO，RS1，RS0，Ｖ，F1が、レジスタ 44へ、又はレジスタ44からの読み書きに利用できる。F0とF1はユーザにより定義 可能なフラグで、ユーザ・プログラムによって読み書きできる。Ｐはパリティ・ フラグで、このビットはレジスタR4L(レジスタ４の下位バイト)の現在の内容の ための偶数パリティを示す。（上記レジスタは、80C51 マイクロコントローラの Ａレジスタとの互換のために Philips Semiconductor社が用いているもので、前 世代マイクロコントローラの１例である。）PSW 100 の上半分と下半分も、番地 次第で利用できる。PSW 100 の下半分すなわちバイトPSWL 104は、SFR 空間40の 中で周辺バス特別機能レジスタ(SFR)の読取り中に特定の番地が使われると、周 辺バス42の上に現れる。別の特定番地が使われるとPSWH 102が現れ、もう一つの 特定番地が使われるとPSW 200 が現れる。書込みの間には、特定フォーマットの PSW の特定ビットのみが、バス42からレジスタ44に転送される。 物理的に同一のレジスタ44から、PSW 100 の上下２バイトとPSW 200 という異 種のバイトを供給するには、図５に示すように、番地解読・ビット選択回路を用 いて、どちらのPSW 及び（または）バイトの番地を指定中かを決定し、適当する ８ビットを選んで周辺データ・バス212 に送出する。読取り動作の間、番地復号 器214 が１個の番地をフェッチ・ユニット78からバス・インタフェイス・ユニッ ト(BIU)22を経由して周辺番地バス216 の上で受取り、指定されている番地はPSW 100 のどのバイトか、あるいはPSW 200 かどうかを決定する。復号器214 は、マ ルチプレクサ218 に加わる３つの選択信号の１つを生成する。このマルチプレク サ218 は、８ビットの３対１マルチプレクサで、加わった選択信号に応じて８ビ ットの３群から（１群を）選択する。PSWHが表明された場合には、マルチプレク サ218 はSM，TM，RS1，RS0，及びIM3-IM0 を選択する。PSWLが表明された場合に は、マルチプレクサはＣ，AC，“0”,“0”，“0”，Ｖ，Ｎ，及びＺを出力する 。ここで３ビットに対して二進法の“0”が生成されるのは、F0，F1及びＰの各 ビットはマイクロコントローラ12では使われないからである。PSW 200 が表明さ れると、マルチプレクサ218 は、Ｃ，AC，F0，RS1，RS0，Ｖ，F1及びＰを選択し 出力する。マルチプレクサ218 は、選択した８ビットを、周辺データ・バス212 に接続された８ビット３状態駆動回路(tristate driver)220 へ供給する。この 駆動回路220は、選択信号の１つがORゲート222 を通過し、それがBIU 22からAND ゲート224に加わった周辺バス読取り信号と一致する場合に起動する。BIU 22は 、バス212の上にある選択したPSW またはバイトのビットを目的のコア・ユニッ トに転送する。 PSW ビットの書込みは、マイクロ符号制御の下で以下のように行なわれる。BI U22が先ずレジスタ44にある特定バイトを周辺バス42を介して読む。実行ユニッ ト70は指定された特定ビットを修正し、次いでBIU 22がそのバイトをレジスタ44 に再び書込む(write back)。バス42からレジスタ44への転送においては、修正さ れた特定ビットのみがレジスタ44に転送される。書込みは、図６に示すように、 番地解読・ビット選択回路240 で制御される。 図５の読取り回路におけるように、書込むべきバイトまたはPSW の番地は、復 号器214 で検出される。復号器214(図６)はPSWHまたはPSW 200 の何れかの番地 が指定されていることを検出し、更にビット選択領域（図３）がＣビットを書込 むよう表示している場合、周辺バス212 からのＣビットが、３対１型単一ビット マルチプレクサ244 により、ORゲート246、AND ゲート248 及びNOR ゲート250 により供給される選択信号に基づいて選択される。ALU 72の演算結果からＣビッ トを更新したいときにはマルチプレクサ244 がALU 72により与えられる対応ビッ トを選択する。選択信号の表示によりビットの再循環(recirculation)に変化が 起こっていないことが分かると、マルチプレクサ244 の出力が、フリップフロッ プ(FF)252によって入力にフィードバックされる。Ｃビットが一旦PSW レジスタ 44に現れると、その特定ビットのためのイネーブル信号が実行ユニット70から発 生し、それによりレジスタ44のビットの中へその値がクロック(clock)される。A CビットとＶビットのビット選択配列はＣビットと同一であるが、データを供給 する周辺バス212からのビットが（それぞれ線６及び線２と）異なっている。Ｎ ビットとＺビットもＣビットと同様に扱われるが、ここでも特定ビットが（線０ 及び線２であるという）相違がある。 PSW 200 の番地が指定されていることを符号器214 が検出し、更に命令領域（ 図４）でFOビットの番地が指定されている旨表示されると、AND ゲート258 及び インバータ260 で制御される２対１型単一ビット・マルチプレクサ256 が、周辺 バス212 の中の該当する線（線５）を選択し、そのビットをFF 262を経由してPS W レジスタ44に供給する。この場合もまた、PSW レジスタ44の上記ビットのみが イネーブルされる。F1ビットは同一回路を用いて書込まれるが、バス212 の線１ から来るビットである。 PSWHかPSW200の何れかが表明されかつビットRS0 の番地が指定されている旨検 出されると、３対１型単一ビット・マルチプレクサ266 が、ANDゲート268 と270 、及びNOR ゲート272 からの選択信号に対応する該当ビットをバス212 から選択 し、そのビットをFF274 を経由してレジスタ44に供給する。レジスタ44は、その 特定ビット対応のイネーブル信号を受けて、そのビットをロードする。ビットRS 1 は、バス212 の別の１対の線から同一の方法で書込まれる。 TMビットを書込むべきときには、２対１型単一ビット・マルチプレクサ278 が AND ゲート280 とインバータ282 の制御によって、そのビットをFF 284を経由し てレジスタ44に書込む。SMビットとIM0-IM3 ビットは、同様に扱われるが、ビッ トの到来するバス線は異なる。 本発明によれば、マイクロコントローラ12は、前世代のマイクロコントローラ の命令により動作し命令を処理することができ、こうして、従来機種対応の互換 性が得られると同時に、一層複雑なマイクロコントローラ・アーキテクチャのニ ーズが満たされる。 本発明は、特定位置に存在するビットの連続集合(contiguous set)の形で現れ るPSW レジスタ44を用いて説明してきた。マイクロコントローラ12のような複雑 なアーキテクチャでは、特定の状態レジスタ・ビットを、それらビットを使うユ ニットの近傍に配置しまたは物理的に分散することが可能であり時には望ましい 。例えば、ＣビットをALU 72の中において、SFR 44の領域内に位置するかのよう に「見せ掛ける」などである。

Claims (1)

1. 【特許請求の範囲】 １．１個の第１のフォーマットを有するプログラム状態語(PSW)の状態ビットを 保持するよう動作する１個のプログラム状態語レジスタ(44)を含む１個のマイク ロコントローラにおいて、 − 上記プログラム状態語(PSW)レジスタは上記第１のフォーマットとは異な る第２のフォーマットを有する別のプログラム状態語の状態ビットをも保持 することができ；また − 上記マイクロコントローラは、選択・転送手段(22,214,218,220,222,224 ；244,250,252,256,258,260,262)を含み、該選択・転送手段は上記レジスタ と結合して、状態ビットを選択的に転送してレジスタに出及び入り、もしく は出又は入りをさせるようにできる； ことを特徴とするマイクロコントローラ。 ２．請求項１に記載のマイクロコントローラにおいて、レジスタの上で実行され る読取り動作の間に、選択・転送手段がレジスタから複数のビットを並列に転送 できることを特徴とするマイクロコントローラ。 ３．請求項１に記載のマイクロコントローラにおいて、レジスタの上で実行され る書込み動作の間に、選択・転送手段がレジスタにあるビットの中の、少なくと も１つの単一の特定ビットを修正できることを特徴とするマイクロコントローラ 。 ４．請求項１ないし３のうちのいずれか１項に記載のマイクロコントローラにお いて、 − 上記選択・転送手段は１個の番地を受信することができ、また、 − 上記選択・転送手段は − 上記番地が上記第１フォーマットと第２フォーマットのうちの何れの フォーマットを有するプログラム状態語を参照しているかを検出できる 符号器(214)；及び − 上記符号器の制御の下で、レジスタに対して、またはレジスタから、 １個またはそれ以上のビットを選択・転送できる１個のマルチプレクサ (218；244,256,266,278)； を含む ことを特徴とするマイクロコントローラ。 ５．１個のマイクロコントローラにおいて、 − 複数のそれぞれ異なるフォーマットのそれぞれのプログラム状態語(PSW) を格納できるプログラム状態語レジスタ(44)を含み； − マイクロ符号動作を実行し、各プログラム状態語のうち特定の１個に関連 する１個の番地を供給し、上記PSW レジスタの中に書込むべき１ビットを条 件付で供給できるような処理ユニット(60)を含み； − 上記処理ユニットに接続され上記番地の転送ができるバス・インタフェイ ス(22)を含み； − 上記バス・インタフェイスと接続されて上記番地とビットを運ぶことがで きるバス手段(212,216)を含み； − 上記PSW レジスタとバス手段に接続されて、上記番地の制御の下で上記ビ ットを上記バス手段から受信して PSWレジスタに転送できる１個の書込み回 路(244,252,256,258,260,262)を含み；また − 上記PSW レジスタとバス手段に接続されて、上記番地の制御の下で複数ビ ットを上記レジスタから上記バス手段に並列に転送できる１個の読取り回路 (218,220,222,224)を含む； ことを特徴とするマイクロコントローラ。