JP2002132499A - データ処理装置及び記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 汎用レジスタの使用効率の向上を図るための
技術を提供する。 【解決手段】 命令コード中のレジスタを指定するフィ
ールドにおいて、すべての汎用レジスタ（ＥＲ０〜ＥＲ
３１）を指定するに十分なビット数をもつ第１命令コー
ドと、それより小さいビット数の第２命令コードを用意
し、第２命令コードでは、バイト／ワード／ロングワー
ドといったサイズなどの命令コード中の別の情報に応じ
て、汎用レジスタを異なったグループから選択可能にす
ることで、汎用レジスタの使用効率の向上を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置、
更にはそのレジスタアーキテクチャに関し、例えば半導
体集積回路化されたマイクロコンピュータ等に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の製造技術の高度化
に伴って、半導体単結晶からなるシングルチップに、中
央演算処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ Ｕｎｉｔ；以下、単に「ＣＰＵ」と称する）、プロ
グラムを格納するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍ
ｏｒｙ）、切り換え可能に各種データを格納するＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等を含
む構成素子を集積して製造した、マイクロコンピュータ
が広範囲に普及してきており、種々の目的のデータ処理
装置として使用されてきている。このマイクロコンピュ
ータは、ＣＰＵが同時に処理し得る情報の量によって性
能が異なり、例えば４ビット、８ビット、１６ビット、
３２ビット等のマイクロコンピュータとして区分されて
いる。

【０００３】このようなマイクロコンピュータは、アド
レス空間の拡張や、命令セットの拡大、高速化などが図
られてきた。マイクロコンピュータのＣＰＵ（中央処理
装置）は、ソフトウェアによって、その機能が定義され
ているから、アドレス空間の拡張や、命令セット拡大、
高速化などを図ったマイクロコンピュータにおいても、
既存のマイクロコンピュータのソフトウェア資産を有効
に利用できることが望ましい。

【０００４】オブジェクトレベルで互換性を保ちつつ、
アドレス空間の拡張や、命令セット拡大を実現した例と
して、例えば、特開平６−５１９８１号公報に記載のマ
イクロコンピュータ等がある。この中で、いわゆるＲＩ
ＳＣ（Reduced InstructionSet Computer）アーキテク
チャのようなロードストア型アーキテクチャを採用する
ことが、命令セットの拡張を図る上で有効であることが
示されている。

【０００５】

【発明が解決しようとする課題】本発明者は、互換性を
維持して、ソフトウェア資産を有効に利用できるように
しつつ、ＣＰＵの汎用レジスタを増加することを検討し
た。

【０００６】上記ロードストアアーキテクチャを採用し
たＣＰＵにおいては、データ処理はＣＰＵの汎用レジス
タが中心になるから、汎用レジスタが多いことは都合が
よい。

【０００７】逆に、汎用レジスタの数が必要なデータの
数よりも少なければ、当面必要でないものをスタックな
どのメモリ空間上に待避したり、また、そのデータが必
要になったときに復帰したりする必要がある。スタック
に待避したり、スタックから復帰したりするためには命
令の実行を必要とするから、ユーザにとっては不必要な
待避／復帰のための命令を配置せざるをえず、また、ど
のデータを一時的に待避するかなどの判断が必要にな
る。これらはプログラムの容易性を低下させる。上記待
避／復帰のための命令は、データの処理に直接は必要が
ないから、データ処理速度を低下させることにもなる。

【０００８】一方、汎用レジスタが多いことはユーザに
とって、プログラムの容易性や高速化など種々のメリッ
トを生じる。必要なデータ量は、通常のＣＰＵの汎用レ
ジスタの数よりも多いし、また、タスクの数は複数存在
し、これを時分割で実行することになるから、非活性の
タスク用のデータための汎用レジスタを確保しておくこ
とができれば、そのタスクを実行することになったと
き、データを待避／回復したりすることなく、即座に実
行することが可能になるからである。これによって、デ
ータ処理速度の向上に寄与することができる。同様に割
込み処理時に使用する汎用レジスタを確保しておけば、
割込み処理時に、汎用レジスタを待避したりすることな
く、即座に汎用レジスタを使用でき、割込みに応答して
所望の処理を行なうまでの応答時間を短縮することがで
きる。割込みの応答時間を短縮することによって、種々
の機器を制御する場合の時間的な精度、いわゆるリアル
タイム性を向上することができる。

【０００９】しかしながら、汎用レジスタを増加するに
当たっては、次のような問題の有ることが本発明者によ
って明らかにされた。

【００１０】何れの汎用レジスタに対して処理を実行す
るかは、一般に、命令コードで指定するから、汎用レジ
スタ数に対応したレジスタ指定フィールドを命令コード
中に保持することが必要である。例えば、汎用レジスタ
１６本に対しては、レジスタ指定フィールド４ビットを
必要とする。汎用レジスタを増加しようとすれば、レジ
スタ指定フィールドが増加する。例えば、汎用レジスタ
を４倍の６４本とすれば、レジスタ指定フィールド６ビ
ットが必要になる。処理対象は一般に２つ（ソースとデ
スティネーション）のデータになるから、レジスタ指定
フィールドは２倍のビット数が必要になる。

【００１１】命令の基本単位を例えば１６ビット（以下
「ワード」と呼ぶ）とすれば、レジスタ指定フィールド
で占有される分が多くなり、結局、命令コード長を増加
させなければならなくなる。例えば、オペレーションフ
ィールド（命令の種類やデータの指定方法を示す）が８
ビット、レジスタ指定フィールド（レジスタを指定す
る）が４ビットを２個を含んで１ワードの命令が形成さ
れるのに対して、汎用レジスタを６４本にすると、レジ
スタ指定フィールドの６ビットが２個必要になり、命令
コードを１ワードで実現するためには、オペレーション
フィールドを４ビットにせざるを得ず、そうすると、４
ビットのオペレーションフィールドで示すことのできる
命令の種類は限られてしまう。このため、汎用レジスタ
１６本の場合に実現できた１ワード長の命令の大部分
は、汎用レジスタ６４本の場合には１ワード長では構成
できないと考えられる。少くとも、従来同等の命令セッ
トを、従来同等の命令コード長では実現できない。

【００１２】命令コードを長くすれば、処理速度を低下
させることにつながってしまう。ＣＰＵの処理命令をリ
ードすることによって実行されるが、この命令のリード
するワード数（ビット数）が大きくなれば、命令自体の
リード回数も増加するからである。

【００１３】また、レジスタ指定フィールドを拡大する
ことは、既存のＣＰＵの既存の命令と相容れず、既存の
ＣＰＵとの互換性を保つことが困難になってしまう。

【００１４】汎用レジスタを見掛け上増やす技術とし
て、汎用レジスタをバンクと呼ばれるグループに分け、
いずれかのバンクを排他的に選択するようにする、レジ
スタバンク方式がある。いずれのバンクを選択するか
は、制御レジスタや制御命令などによって指定する。こ
のため、命令コードには、バンク内の汎用レジスタに対
応するレジスタ指定フィールドのみを持ち、命令コード
長の増加を抑止できる。しかし、上記レジスタバンクを
切り換えるための命令が必要になり、また、プログラム
作成に当っては、どのバンクを選択しているかを意識し
なければならず、プログラムの容易性を損いやすい。同
時に使用できる汎用レジスタ数は増えていないので、デ
ータ量の多いタスクや少ないタスクなどがある場合に、
相互に汎用レジスタの割当てを融通し合うことが困難に
なる。

【００１５】本発明の別の目的は、汎用レジスタの利用
効率の向上を図るための技術を提供することにある。

【００１６】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１８】すなわち、命令コード中のレジスタを指定
するフィールドにおいて、すべての汎用レジスタを指定
するに十分なビット数をもつ命令コードと、それより小
さいビット数の命令コードを命令セットに用意し、後者
の場合には、例えばバイト／ワード／ロングワードとい
ったサイズなどの、命令コード中の別の情報に応じて、
指定される汎用レジスタを、異なったグループから選択
可能にする。換言すれば、サイズなどに応じて、短い命
令コードで指定可能な汎用レジスタを異なったグループ
になるようにする。上記サイズなどの情報に応じて汎用
レジスタのグループが選択され、第２命令コードにおけ
る汎用レジスタの指定フィールドの内容によって、上記
選択されたグループの中から汎用レジスタが選択され
る。

【００１９】上記の手段によれば、命令コード中のレジ
スタ指令フィールドのビット数を増加させることなく、
短い命令コードで、例えば、３２ビットデータ又はアド
レスレジスタ（例えば８本、ＥＲ０〜ＥＲ７）、１６ビ
ットデータレジスタ（例えば１６本、Ｅ８〜Ｅ１５、Ｒ
８〜Ｒ１５）、８ビットデータレジスタ（例えば１６
本、Ｒ１６Ｈ〜Ｒ２３Ｈ、Ｒ１６Ｌ〜Ｒ２３Ｌ）を、独
立のリソースとして指定できるため、全体的なプログラ
ム容量を短縮することができる。すべての汎用レジスタ
を指定可能なレジスタ指定フィールドを持つ長い命令コ
ードを含むことから、当該命令コード１本の汎用レジス
タ（例えばＥＲ０）の一部を１６ビットデータレジスタ
（例えばＥ０、Ｒ０）、８ビットデータレジスタ（例え
ばＲ０Ｈ、Ｒ０Ｌ）として指定でき、使い勝手を損なう
ことがない。従来同様の使用方法が可能であり、少なく
ともソースプログラムの再利用が可能であり、プログラ
ム開発効率の向上に寄与することができる。

【００２０】また、汎用レジスタを指定するレジスタ指
定フィールドを、２つの部分に分割し、この２つの部分
を命令コードの基本単位上の別のワードに配置するとと
もに、一方のワードを省略可能とし、省略可能なワード
を省略すると、暗黙的な指定が行われるようにし、さら
に、省略可能なワードには、レジスタ指定フィールドの
一部のみを持つようにし、演算の種類などは指定しない
ようにしておき、上記省略可能なワードを省略した場合
に、暗黙的に指定される値を、上記サイズなどに応じ
て、相異なるようにする。

【００２１】さらに、省略不可能なワードは既存のＣＰ
Ｕの命令コードと同一にしておくことにより、論理構成
を共通にでき、設計資産を有効に利用して、設計品質を
向上したり、開発期間を短縮したりできる。

【００２２】汎用レジスタのグループ選択を可能とする
第１モードと、グループ選択を不可能とする第２モード
とを設定可能なモード設定手段と、上記モード設定手段
に設定された情報に従って上記汎用レジスタを選択する
ためのレジスタ選択手段とを設けることにより、省略不
可能なワードのみで指定可能な汎用レジスタを、既存の
汎用レジスタとして、既存のプログラムをそのまま使用
することができる。例えば省略不可能なワードのみで指
定可能な汎用レジスタを、サイズなどで指定するか、既
存の汎用レジスタとするかを切り換えることによって、
使用目的などに応じて選択が可能になり、使い勝手を向
上できる。

【００２３】上記モード設定手段へのモード設定を的確
に行うようにし、モード設定に応じたプログラムを生成
する様にするため、ソースプログラムに従って、上記デ
ータ処理装置で実行されるオブジェクトプログラムを生
成するためのコンパイラにおいて、上記ソースプログラ
ムに基づいて上記モード設定手段へのモード設定を可能
とするオブジェクトコードを生成する手段を設けると良
い。

【００２４】

【発明の実施の形態】図１１には本発明にかかるデータ
処理装置の一例であるシングルチップマイクロコンピュ
ータが示される。このシングルチップマイクロコンピュ
ータ１は、全体の処理を司るＣＰＵ２、シングルチップ
マイクロコンピュータ１の全体的な制御を行なうシステ
ムコントローラ（ＳＹＳＣ）３、割込コントローラ（Ｉ
ＮＴ）４、ＣＰＵ２の処理プログラムなどを格納するメ
モリであるＲＯＭ５、ＣＰＵ２の作業領域並びにデータ
の一時記憶用のメモリであるＲＡＭ６、タイマＡ７、タ
イマＢ８、シリアルコミュニケーションインタフェース
（ＳＣＩ）９、Ａ／Ｄ変換器１０、第１乃至第９入出力
ポート（ＩＯＰ［１］〜ＩＯＰ［９］）１１〜１９、ク
ロック発振器（ＣＰＧ）２０の機能ブロック乃至はモジ
ュールから構成され、公知の半導体製造技術により１つ
の半導体基板上に形成される。

【００２５】上記シングルチップマイクロコンピュータ
１は、電源端子として、グランドレベル（Ｖｓｓ）、電
源電圧レベル（Ｖｃｃ）、アナロググランドレベル（Ａ
Ｖｓｓ）、アナログ電源電圧レベル（ＡＶｃｃ）、アナ
ログ基準電圧（Ｖｒｅｆ）、の入力端子を有し、更に制
御端子として、リセット（ＲＥＳ）、スタンバイ（ＳＴ
ＢＹ）、モード制御（ＭＤ２〜０）、クロック入力（Ｅ
ＸＴＡＬ、ＸＴＡＬ）の各端子を有する。

【００２６】シングルチップマイクロコンピュータ１
は、ＣＰＧ２０の端子ＥＸＴＡＬ、ＸＴＡＬに接続され
る水晶発振子又はＥＸＴＡＬ端子に入力れる外部クロッ
クに基づいて生成される基準クロック信号（システムク
ロック信号φ）に同期して、動作を行う。この基準クロ
ック信号の１周期をステートと呼ぶ。

【００２７】シングルチップマイクロコンピュータ１の
機能ブロックは、内部バス２１によって相互に接続され
る。内部バス２１はアドレスバス、データバスの他、リ
ード信号、ライト信号、バスサイズ信号（これらはバス
コマンドとしてコード化される）或いはシステムクロッ
クなどの信号線を含んでもよい。

【００２８】かかる機能ブロックやモジュールは内部バ
ス２１を介して、ＣＰＵ２によってリード／ライトされ
る。内部バス２１のデータバス幅は、特に制限されない
が、１６ビットとする。

【００２９】尚、ＳＹＳＣ３、ＩＮＴ４、タイマＡ７、
タイマＢ８、ＳＣＩ９、Ａ／Ｄ変換器１０、ＩＯＰ
［１］１１〜ＩＯＰ［９］１９、ＣＰＧ２０が有する制
御レジスタを総称して、内部Ｉ／Ｏレジスタと呼ぶ。Ｓ
ＹＳＣ３はＣＰＵ２の制御を行なう内部Ｉ／Ｏレジスタ
（ＣＰＵＣＲ）２２等を含む。

【００３０】各入出力ポートＩＯＰ［１］１１〜ＩＯＰ
［９］１９は、アドレスバス、データバス、バス制御信
号あるいはタイマ７，８、ＳＣＩ９、Ａ／Ｄ変換器１０
の入出力端子と兼用されている。すなわち、タイマ７，
８、ＳＣＩ９、Ａ／Ｄ変換器１０は、それぞれ入出力信
号を有し、入出力ポートと兼用にされた端子を介して、
外部と入出力されるものである。例えばＩＯＰ［５］１
５、ＩＯＰ［６］１６、ＩＯＰ［７］１７は、タイマＡ
７、タイマＢ８の入出力端子と兼用、ＩＯＰ［８］１８
はＳＣＩ９の入出力端子と兼用にされている。アナログ
データの入出力端子は、ＩＯＰ［９］１９と兼用にされ
ている。

【００３１】上記シングルチップマイクロコンピュータ
１にリセット信号ＲＥＳが与えられると、ＣＰＵ２を始
めとし、シングルチップマイクロコンピュータ１はリセ
ット状態になる。このリセットが解除されると、ＣＰＵ
２は所定のアドレスからスタートアドレスをリードし
て、このスタートアドレスから命令のリードを開始する
リセット例外処理を行う。この後、ＣＰＵ２は逐次、Ｒ
ＯＭ５などから命令をリードし、解読して、その解読内
容に基づいてデータの処理あるいはＲＡＭ６、タイマ
７，８、ＳＣＩ９、入出力ポート１１〜１９などとのデ
ータ転送を行う。すなわち、ＣＰＵ２は、入出力ポート
１１〜１９、Ａ／Ｄ変換器１０などから入力されるデー
タ、あるいはＳＣＩ９などから入力される指示を参照し
つつ、ＲＯＭ５などに記憶されている命令に基づいて処
理を行い、その結果に基づいて、入出力ポート１１〜１
９、タイマ７，８などを使用して、外部に信号を出力
し、各種機器の制御を行う。

【００３２】タイマ７，８、ＳＣＩ９、外部信号などの
状態を割込み信号として、ＣＰＵ２に伝達することがで
きる。割込み信号は、Ａ／Ｄ変換器１０、タイマＡ７、
タイマＢ８、ＳＣＩ９、入出力ポートが出力し、割込コ
ントローラ４はこれを入力して、所定の内部Ｉ／Ｏレジ
スタなどの指定に基づいて、ＣＰＵ２に割込要求信号を
与える。ＣＰＵ２に割込要求が発生されると、ＣＰＵ２
は実行中の処理を中断して、例外処理状態を経て、所定
の処理ルーチンに分岐し、所望の処理を行い、割込要因
をクリアしたりする。所定の処理ルーチンの最後には、
通常復帰命令（ＲＴＥ命令）が置かれ、この命令を実行
することによって上記中断した処理を再開する。

【００３３】図３には、ＣＰＵに内蔵されている汎用レ
ジスタ及び制御レジスタの構成例（プログラミングモデ
ル）が示され、図４には汎用レジスタのデータ構成が示
される。

【００３４】ＣＰＵ２は、３２ビット長の汎用レジスタ
を３２本持っている。汎用レジスタは、すべて同等の機
能を持っており、アドレスレジスタとしてもデータレジ
スタとしても使用することができる。データレジスタと
しては３２ビット、１６ビット及び８ビットレジスタと
して使用できる。アドレスレジスタ及び３２ビットレジ
スタとしては、一括して汎用レジスタＥＲ（ＥＲ０〜Ｅ
Ｒ３１）として使用する。１６ビットレジスタとして
は、汎用レジスタＥＲを分割して汎用レジスタＥ（Ｅ０
〜Ｅ３１）、汎用レジスタＲ（Ｒ０〜Ｒ３１）として使
用する。これらは同等の機能を持っており、１６ビット
レジスタを最大６４本まで使用することができる。８ビ
ットレジスタとしては、汎用レジスタＲを分割して汎用
レジスタＲＨ（Ｒ０Ｈ〜Ｒ３１Ｈ）、汎用レジスタＲＬ
（Ｒ０Ｌ〜Ｒ３１Ｌ）として使用する。これらは同等の
機能を持っており、８ビットレジスタを最大６４本まで
使用することができる。各レジスタ独立に使用方法を選
択することができる。

【００３５】ＣＰＵ２が扱うバイトデータは、８ビット
レジスタである汎用レジスタＲＨ（ＲｉＨ（ｉ＝０，
１，…，３１））又は汎用レジスタＲＬ（ＲｉＬ）に格
納される。ワードデータは１６ビットレジスタである汎
用レジスタＲ（Ｒｉ（ＲｉＨ及びＲｉＬ））又は汎用レ
ジスタＥ（Ｅｉ）に格納される。３２ビットのロングワ
ードデータは汎用レジスタＥＲ（Ｒｉ及びＥｉ）に格納
される。２４ビットのアドレスデータはロングワードデ
ータとして拡張レジスタＥｉと汎用レジスタＲｉに格納
される。このとき、上位８ビットは予約領域とされる。
尚、予約された８ビットと２４ビットのアドレスデータ
を併せて単にロングワードデータとも称する。なお、Ｍ
ＳＢは最上位ビット、ＬＳＢは最下位ビットを示す。

【００３６】汎用レジスタＥＲ７には、汎用レジスタと
しての機能に加えて、スタックポインタ（ＳＰ）として
の機能が割り当てられており、例外処理やサブルーチン
分岐などで暗黙的に使用される。例外処理は上記割込み
例外処理を含む。

【００３７】尚、内部論理構成上はＥＲ０〜ＥＲ７をグ
ループ０、ＥＲ８〜ＥＲ１５をグループ１、ＥＲ１６〜
ＥＲ２３をグループ２、ＥＲ２４〜ＥＲ３１をグループ
３としている。

【００３８】上記汎用レジスタは、プログラミング仕様
上は相違なく、すべて同等に使用できる。少なくとも、
アセンブリ言語でプログラムする場合には、グループを
意識せず、例えば、Ｒ０Ｈ、Ｅ８、Ｒ１６，ＥＲ３１、
などと記述できる。例えば平成７年３月（株）日立製作
所発行『Ｈ８Ｓ／２６００シリーズＨ８Ｓ／２０００シ
リーズプログラミングマニュアル』のアセンブラフォー
マットに従って記述すれば、 ＭＯＶ．Ｌ ＥＲ０，ＥＲ３１ ＡＤＤ．Ｗ Ｅ８，Ｒ１６ などのようにレジスタ番号のみで記述できる。例えば、
アドレスＡＡＡから始まる配列（バイト単位）のうち、
アドレスＢＢＢに格納されている番号のデータ（ワード
サイズ）をリードする場合は、 ＭＯＶ．Ｗ ＠ＢＢＢ，Ｒ０ ＥＸＴＳ．Ｌ ＥＲ０ ＭＯＶ．Ｂ ＠（ＡＡＡ，ＥＲ０），Ｒ９ などとなる。

【００３９】ＣＰＵ２は更に、コントロールレジスタと
して、２４ビットのプログラムカウンタ（ＰＣ）と８ビ
ットのエクステンドレジスタ（ＥＸＲ）及び８ビットの
コンディションコードレジスタ（ＣＣＲ）を含んでい
る。

【００４０】ＰＣは２４ビットのカウンタで、ＣＰＵ２
が次に実行する命令のアドレスを示す。特に制限されな
いもののＣＰＵの命令は、すべて２バイト（ワード）を
単位としているため、最下位ビットは無効であり、命令
リード時には最下位ビットは０とみなされる。

【００４１】ＣＣＲは８ビットのレジスタで、ＣＰＵの
内部状態を示している。モード選択ビット（ｍ）、ハー
フキャリ（Ｈ）、ネガティブ（Ｎ）、ゼロ（Ｚ）、オー
バフロー（Ｖ）、キャリ（Ｃ）の各フラグを含む８ビッ
トで構成されている。

【００４２】ＥＸＲは８ビットのレジスタで、割込みな
どの例外処理の制御を行なう。割込みマスクビット（Ｉ
２〜Ｉ０）とトレース（Ｔ）の各ビットを含んでいる。

【００４３】図５には、ＣＰＵ２の機械語の命令フォー
マットと命令コードの一例が示される。

【００４４】ＣＰＵ２の命令は、２バイト（ワード）を
単位にしている。各命令はオペレーションフィード（ｏ
ｐ）、レジスタ指定フィールド（ｒ、ｇｒ）、ＥＡ拡張
部（ＥＡ）、及びコンディションフィールド（ｃｃ）を
含む。特に制限されないが、この命令フォーマットは、
上記平成７年３月（株）日立製作所発行『Ｈ８Ｓ／２６
００シリーズＨ８Ｓ／２０００シリーズプログラミング
マニュアル』記載のＣＰＵの命令フォーマットと同様と
される。

【００４５】オペレーションフィールド（ｏｐ）は、命
令の機能を表し、アドレッシングモードの指定オペラン
ドの処理内容を指定する。命令の先頭４ビットを必ず含
む。２つのオペレーションフィールドを持つ場合もあ
る。

【００４６】レジスタ指定フィールド（ｒ、ｇｒ）は組
合わせて汎用レジスタを指定する。レジスタ指定フィー
ルド（ｒ）はアドレスレジスタのとき３ビット、データ
レジスタのとき３ビット（３２ビットレジスタ）又は４
ビット（８あるいは１６ビットレジスタ）である。２つ
のレジスタ指定フィールドを持つ場合、又はレジスタ指
定フィールドを持たい場合もある。レジスタ指定フィー
ルド（ｇｒ）は４ビット存在するが、特に制限されない
が下位２ビットを有効にする。レジスタ番号ｎ＝ｇｒ
［１：０］＜＜３＋ｒ［２：０］で求められる（＜＜３
は３ビット左シフトを示す）。すなわち、ｇｒを上位と
し、ｒの下位３ビットｒ［２：０］を下位とした５ビッ
トで指定される番号のレジスタを指定する。例えば、ｇ
ｒ＝０、ｒ＝１の場合はレジスタ番号ｎ＝１となり、ｇ
ｒ＝２、ｒ＝３の場合はレジスタ番号ｎ＝１９、とな
る。このレジスタ番号ｎに対応する汎用レジスタＥＲｎ
の、命令コードのサイズを指定する部分や、ｒ［３］の
内容によって、レジスタＥ、レジスタＲ、レジスタＲ
Ｈ、レジスタＲＬが指定される。レジスタフィールド
（ｇｒ）を含むワードは省略可能とされる。省略された
場合は、第１のモードにおいては、０が与えられたもの
と想定され、レジスタ番号は０〜７とされ、汎用レジス
タＥＲ０〜ＥＲが選択できる。これは、既存のプログラ
ムをそのまま利用可能にできる。

【００４７】第２のモードにおいては、アドレスレジス
タ及びロングワードサイズのデータレジスタとしてはグ
ループ０（ＥＲ０〜ＥＲ７）が、ワードサイズのデータ
レジスタとしてはグループ１（Ｅ８〜Ｅ１５、Ｒ８〜Ｒ
１５）が、バイトサイズのデータレジスタとしてはグル
ープ２（Ｒ１６Ｈ〜Ｒ２３Ｈ、Ｒ１６Ｌ〜Ｒ２３Ｌ）
が、それぞれ想定される。

【００４８】尚、ｇｒ１（命令コードの基本ワード中の
ビット７〜４）はｒ１（命令コードの基本ワード中のビ
ット７〜４又はビット６〜４）に、ｇｒ２（命令コード
の基本ワード中のビット３〜０）はｒ２（命令コードの
基本ワード中のビット１１〜８又はビット３〜０）に対
応する。

【００４９】ＥＡ拡張部（ＥＡ）は、イミディエイトデ
ータ、絶対アドレス又はディスプレースメントを指定す
る。８ビット、１６ビット、又は３２ビットである。コ
ンディションフィールド（ｃｃ）は条件分岐命令（Ｂｃ
ｃ命令）の分岐条件を指定する。

【００５０】図５においては、１６進数で表記した機械
語を示している。本例は第２のモードの場合とし、グル
ープ指定フィールドを持つ前置命令コードを省略する
と、アドレスレジスタ又は３２ビットデータレジスタを
使用する場合はグループ０、１６ビットデータレジスタ
を使用する場合はグループ１、８ビットデータレジスタ
を使用する場合はグループ２が指定されるようにする。

【００５１】例えば、Ｈ'０９０１を単独で使用する場
合、オペレーションフィールドがＡＤＤ．Ｗであり、ワ
ードサイズであるため、グループ１が指定され、ＡＤ
Ｄ．ＷＲ８，Ｒ９となる。これに、グループ指定フィー
ルドを持つ前置命令コードＨ'００１２を付加し、Ｈ'０
０１２０９０１は、ＡＤＤ．Ｗ Ｒ８，Ｒ１７となる。
同様に、バイトサイズの加算を行なう場合には、グルー
プ２に対しては、グループ指定フィールドを持つ前置命
令コードは不要とされ、ＡＤＤ．Ｂ Ｒ１６Ｈ，Ｒ１６
Ｌは、機械語Ｈ'０８０８となる。グループ２以外を使
用する場合には、グループ指定フィールドを持つ前置命
令コードを付加し、ＡＤＤ．Ｂ Ｒ０Ｈ，Ｒ１６Ｌは、
機械語Ｈ'０００２０８０８となる。この場合はオペレ
ーションフィールドに含まれるビット８がバイトサイ
ズ、ワードサイズを識別する情報となっている。

【００５２】アドレスレジスタをＥＲ０とし、８ビット
データレジスタＲ１６Ｌの内容をメモリにライトするＭ
ＯＶ．Ｂ Ｒ１６Ｌ，＠ＥＲ０場合は、グループ指定フ
ィールドを持つ前置命令コードは不要とされ、機械語
Ｈ'６８８８となる。アドレスレジスタをＥＲ０とし、
８ビットデータレジスタＲ０Ｌの内容をメモリにライト
するＭＯＶ．Ｂ Ｒ０Ｌ，＠ＥＲ０場合は、グループ指
定フィールドを持つ前置命令コードを付加し、機械語
Ｈ'００００６８８８となる。

【００５３】上記のプログラム例においては、「ＭＯ
Ｖ．Ｗ ＠ＢＢＢ，Ｒ０」は、前置命令コードＨ'００
００を付加する。「ＥＸＴＳ．Ｌ ＥＲ０」、及び「Ｍ
ＯＶ．Ｂ ＠（ＡＡＡ，ＥＲ０），Ｒ９」は、前置命令
コードは不要である。

【００５４】汎用レジスタＥＲ０の代わりに、汎用レジ
スタＥＲ１６を使用する場合において、「ＭＯＶ．Ｗ
＠ＢＢＢ，Ｒ１６には前置命令コードＨ'０００２を、
「ＥＸＴＳ．Ｌ ＥＲ１６」には前置命令コードＨ'０
００２を、「ＭＯＶ．Ｂ ＠（ＡＡＡ，ＥＲ１６），Ｒ
９」には前置命令コードＨ'００２１をそれぞれ付加す
る。このように、使用する汎用レジスタによって命令コ
ード長が変化する。当然、命令コード長が短くなる様に
汎用レジスタを使用するのが望ましい。

【００５５】レジスタ指定フィールド（ｇｒ）は４ビッ
トあるので、論理的には汎用レジスタグループを１６に
拡張することができる。この場合では３２ビット汎用レ
ジスタ１２８本（又は１６ビット汎用レジスタ２５６
本）を利用できる。レジスタ指定フィールド（ｇｒ）に
対応するオペレーションフィールドは複数種類あってよ
い。例えば、単純にレジスタ指定のみを行うものと、そ
のほかの機能（アドレッシングモードなど）を切り換え
る機能とを合わせ持つオペレーションコードとを用意し
もよい。

【００５６】図６には汎用レジスタの指定例が示され
る。

【００５７】汎用レジスタの指定は、前記の通りモード
によって異なる。

【００５８】モード０（前記の第１のモード）のとき、
グループ０は、アドレスレジスタ／データレジスタの使
用方法や、サイズに依存せず、前置命令コードを不要
（省略）にして選択可能である。

【００５９】モード１（前記の第２のモード）のとき、
前置命令コードを使用しない（省略）場合には、アドレ
スレジスタ及び３２ビットレジスタとしては、グループ
０（ＥＲ０〜ＥＲ７）が指定される。１６ビットレジス
タとしては、グループ１（Ｅ８〜Ｅ１５、Ｒ８〜Ｒ１
５）が指定される。８ビットレジスタとしては、グルー
プ２（Ｒ１６Ｈ〜Ｒ２３Ｈ、Ｒ１６Ｌ〜Ｒ２３Ｌ）が指
定される。

【００６０】前置命令コードを使用せず、短い命令コー
ドで指定できる汎用レジスタは、モード０のとき、３２
ビット×８＝２５６ビットであり、モード１のとき、３
２ビット×８＋１６ビット×１６＋８ビット×１６＝６
４０ビットとすることができる。データレジスタのサイ
ズは、当該命令の演算や転送のサイズと解釈される。

【００６１】図７及び図８には、上記汎用レジスタの使
用例が示される。

【００６２】図７はモード０のときの例である。アドレ
スレジスタ及び３２ビットレジスタが１０本使用され、
１６ビットデータレジスタが３２本使用され、８ビット
データレジスタが２４本使用される。グループ０が、上
記前記命令コードを使用せずに使用可能であるため、使
用頻度の高いデータをおくようにすると良い。

【００６３】図８はモード１のときに好適な例である。
前置命令コードを使用しないように、アドレスレジスタ
及び３２ビットレジスタは、グループ０（ＥＲ０〜ＥＲ
７）に配置すると良い。同様に１６ビットレジスタは、
グループ１（Ｅ８〜Ｅ１５、Ｒ８〜Ｒ１５）に配置し、
８ビットレジスタは、グループ２（Ｒ１６Ｈ〜Ｒ２３
Ｈ、Ｒ１６Ｌ〜Ｒ２３Ｌ）に配置すると良い。グループ
２の汎用レジスタＥは、１６ビットレジスタとして使用
される。グループ３には、グループ０〜２で配置できな
かったデータを任意に配置するとよい。

【００６４】尚、上記のレジスタ使用例は、プログラム
の実行に従って随時変更することができる。

【００６５】図９及び図１０には実効アドレスの計算例
が示される。

【００６６】図９（Ａ）に示されるレジスタ間接では、
命令コード中にレジスタを指定する部分（レジスタ指定
フィールド）を含み、この命令コードで指定された汎用
レジスタＥＲの内容の合計３２ビットをアドレスとして
メモリ上のアドレスを指定する。特に制限されないが、
アドレス空間は１６Ｍバイトとし、アドレスは２４ビッ
トでよいので、上位８ビットは無視する。

【００６７】図９（Ｂ），（Ｃ）に示されるディスプレ
ースメント付レジスタ間接では、上記レジスタ間接と同
様に得られた３２ビットのアドレスに、命令コード中に
含まれるディスプレースメントを加算した結果をアドレ
スとしてメモリ上のアドレスを指定する。この加算結果
はアドレスの指定のみに使用され、汎用レジスタＥＲの
内容には反映されない。特に制限されないが、ディスプ
レースメントは３２ビット又は１６ビットであり、１６
ビットディスプレースメントは加算する場合には上位１
６ビットは符号拡張される。すなわち、ディスプレース
メントの上位１６ビットは１６ビットディスプレースメ
ントのビット１５と同じ値であるとして加算が行われ
る。この場合も上位８ビットは無視される。

【００６８】図９（Ｄ）に示されるポストインクリメン
トレジスタ間接では、上記レジスタ間接と同様に得られ
た３２ビットのアドレスでメモリ上のアドレスを指定す
る。その後、このアドレスに１又は２又は４を加算し、
その加算結果が汎用レジスタＥＲに格納される。メモリ
上のバイトデータを指定する場合１が、ワードデータを
指定する場合２が、アドレスデータを指定する場合４
が、それぞれ加算される。加算結果の上位８ビットも拡
張レジスタに格納される。

【００６９】図９（Ｅ）に示されるプリデクリメントレ
ジスタ間接では、上記レジスタ間接と同様に得られた３
２ビットのアドレスから１又は２又は４を減算した結果
の２４ビットでメモリ上のアドレスを指定する。その
後、その減算結果が汎用レジスタＥＲに格納される。メ
モリ上のバイトデータを指定する場合には１が減算さ
れ、ワードデータを指定する場合には２が減算され、ア
ドレスデータを指定する場合には４が減算される。上記
同様に、減算結果の上位８ビットも拡張レジスタに格納
される。

【００７０】図１０（Ａ），（Ｂ），（Ｃ）に示される
絶対アドレスでは、それぞれ命令コード中に含まれる、
８ビット、１６ビット又は２４ビットの絶対アドレスを
アドレスとしてメモリ上のアドレスを指定する。８ビッ
ト絶対アドレスは、上位１６ビットが１拡張される。す
なわち、アドレスのビット２３〜８は全ビット１とされ
る。従って使用可能なアドレスは、Ｈ’ＦＦＦＦ００〜
Ｈ’ＦＦＦＦＦＦの２５６バイトである。また、１６ビ
ット絶対アドレスは、上位８ビットが符号拡張される。
すなわち、１６ビット絶対アドレスのビット１５が０で
あればアドレスのビット２３〜１６は全ビット０とさ
れ、ビット１５が１であればアドレスのビット２３〜１
６は全ビット１とされる。従って使用可能なアドレスは
Ｈ’００００００〜Ｈ’００７ＦＦＦ及びＨ’ＦＦ８０
００〜Ｈ’ＦＦＦＦＦＦの６４ｋバイトである。

【００７１】図１０（Ｄ），（Ｅ）に示されるプログラ
ムカウンタ相対では、プログラムカウンタの内容の２４
ビットアドレスに、命令コード中に含まれるディスプレ
ースメントを加算した結果をアドレスとしてメモリ上の
アドレスを指定する。加算結果はプログラムカウンタに
格納される。特に制限されないが、ディスプレースメン
トは１６ビット又は８ビットであり、これらのディスプ
レースメントは加算する場合には上位８ビット又は１６
ビットは符号拡張される。すなわち、ディスプレースメ
ントの上位８ビットは１６ビットディスプレースメント
のビット１５と、又は上位１６ビットは８ビットディス
プレースメントのビット７と同じ値であるとみなして加
算が行われる。プログラムカウンタ相対は分岐命令のみ
で使用される。

【００７２】上記の他にイミディエイト、レジスタ直
接、メモリ間接などのアドレッシングモードを実行され
る。また、アドレス空間の小さい（６４ｋバイト）モー
ドを持つ場合には、実効アドレスの上位８ビットが無視
され、下位１６ビットが有効になるようにする。

【００７３】尚、上記図９（Ａ）〜（Ｅ）に示されるよ
うに、汎用レジスタを実効アドレス計算に用いる場合に
は、当該汎用レジスタをアドレスレジスタと呼ぶ。

【００７４】図１には、上記ＣＰＵ２の構成例が示され
る。

【００７５】ＣＰＵ２は、制御部（ＣＯＮＴ）３０と、
上記汎用レジスタＥＲ０〜ＥＲ３１、プログラムカウン
タＰＣ、コンディションコードレジスタＣＣＲを含む実
行部（ＥＸＥＣ）４０とを含んで成る。

【００７６】制御部（ＣＯＮＴ）３０は、命令レジスタ
（ＩＲ１）３１、命令レジスタ（ＩＲ２）３２、命令デ
コーダ（ＤＥＣ）３３、レジスタデコーダ（ＲＤＥＣ）
３４、割込受け付け回路（ＩＮＴ）３５を含む。

【００７７】命令デコーダ（ＤＥＣ）３３は、例えば、
マイクロＲＯＭあるいはＰＬＡ（Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）又は布線論理で構成さ
れる。レジスタデコーダ（ＲＤＥＣ）３４には、命令デ
コーダ３３の出力信号、命令レジスタ３１，３２の出力
信号が供給される。また、図示はされないが、必要に応
じて上記ＳＹＳＣ３に含まれる内部Ｉ／Ｏレジスタ（Ｃ
ＰＵＣＲ）２２の出力する信号を供給してもよい。

【００７８】実行部（ＥＸＥＣ）４０には、更に、テン
ポラリレジスタＴＲ、算術論理演算器ＡＬＵ、インクリ
メンタＩＮＣ、リードデータバッファＤＢＲ、ライトデ
ータバッファＤＢＷ、アドレスバッファＡＢを含む。こ
れらのブロックはＧＢバス、ＤＢバス、ＷＢバスによっ
て相互に接続されている。前記データバスＧＢ、ＤＢは
レジスタＥＲ０〜ＥＲ３１に対するデータリードバス、
データバスＷＢはレジスタＥＲ０〜ＥＲ３１に対するデ
ータライトバスとして位置付けられる。

【００７９】尚、詳細な図示を省いているが、実行部４
０の各部は、汎用レジスタの分割Ｅ（１６ビット）、Ｈ
（８ビット）、Ｌ（８ビット）に呼応して分割されてい
る。

【００８０】算術論理演算器ＡＬＵは、命令によって指
定される各種の演算や実効アドレスの計算など用いる。
インクリメンタＩＮＣは、主にＰＣの加算に用いられ
る。

【００８１】リードデータバッファＤＢＲは、上記ＲＯ
Ｍ５、ＲＡＭ６、内部Ｉ／Ｏレジスタ、あるいは図示さ
れない外部メモリから、リードした命令コードやデータ
を一時的に格納する。ライトデータバッファＤＢＷは、
ＲＯＭ５、ＲＡＭ６、内部Ｉ／Ｏレジスタ、あるいは外
部メモリへのライトデータを一時的に格納する。リード
データバッファＤＢＲ、ライトデータバッファＤＢＷに
よってＣＰＵ２内部動作と、ＣＰＵ２の外部のリード／
ライト動作のタイミングを調整している。

【００８２】ＧＢバス、ＤＢバス、ＷＢバスが３２ビッ
トであるのに対して、内部データバスＩＤＢが１６ビッ
トであるため、３２ビットのデータを、２回の１６ビッ
トデータのアクセスとする場合に、２回目のデータアク
セスに先立って、アドレスバッファの内容をインクリメ
ントする。

【００８３】命令コードは、命令リード時に命令レジス
タ（ＩＲ１）３１に蓄えられ、順次命令デコーダ（ＤＥ
Ｃ）３３で解読されて、各種制御信号が発生され、命令
が実行される。前置命令コード実行時には、割込み要求
があっても、引き続き次の命令コードを実行し、一連の
命令が途中で中断されないようにされている。

【００８４】図２には、上記レジスタデコーダ（ＲＤＥ
Ｃ）３４の一部と命令レジスタ（ＩＲ２）３２の詳細な
構成例が示される。

【００８５】命令レジスタ（ＩＲ２）３２は、保持手段
としてのラッチ回路（ＬＧＲ１、ＬＧＲ２）３２１，３
２２で構成され、このラッチ回路（ＬＧＲ１、ＬＧＲ
２）３２１，３２２は、レジスタグループ指定フィール
ドｇｒ１、ｇｒ２を保持する。かかるラッチ回路３２
１，３２２は、いわゆるリセット付きＤ型フリップフロ
ップで構成することができる。リセット信号ＲＳＬＧＲ
として、命令デコーダ３３から指定される命令実行終了
信号を入力する。ラッチクロックとして、命令デコーダ
から指定されるＬＧＲＣＬを入力し、また、データとし
て、命令レジスタ（ＩＲ１）３１に保持する命令コード
ビット７〜４、３〜０（グループ４個の場合は、ビット
５、４、１、０のみでもよい）を入力する。ラッチクロ
ックＬＧＲＣＬは、汎用レジスタグループを指定する命
令コード（省略可能な命令コード、すなわち前置命令コ
ード）を実行したときの活性状態になって、そのときの
レジスタフィード（ｇｒ）である、ビット７〜４、３〜
０をラッチさせる。ラッチ回路３２１，３２２は、命令
の実行終了時点で、命令デコーダからの制御信号（リセ
ット信号ＲＳＬＧＲ）に基づいて、所定の値に設定され
る。本例では、全ビットが論理値“０”にクリアされ
る。また、ＬＧＲＣＬ信号に従って、ＬＧＲが有効であ
ることを示す制御信号ＥＬＧＲが出力（セット）され
る。制御信号ＥＬＧＲはリセット信号ＲＳＬＧＲによっ
てクリアされる。

【００８６】レジスタデコーダ（ＲＤＥＣ）３４は、次
のように構成される。

【００８７】レジスタデコーダ３４のデスティネーショ
ンレジスタ指定側には、ラッチ回路（ＬＧＲ２）３２２
から出力されるレジスタグループ指定フィールド（ｇｒ
２）の情報を保持するラッチ回路３４１と、命令レジス
タ（ＩＲ１）３１から出力されるレジスタ指定フィール
ド（ｒ２）の情報をラッチするラッチ回路３４２が設け
られている。それらラッチ回路３４１，３４２は、シス
テムクロックφの反転クロックφ＃でラッチされるよう
になっており、ソースレジスタの選択動作より遅くデス
ティネーションレジスタの選択動作が行なわれる。これ
によって、デスティネーション側のレジスタ指定情報の
ラッチタイミング、すなわちデスティネーションレジス
タ選択タイミングがソースレジスタ選択タイミングより
も０．５ステート遅くなるようにされる。ソースレジス
タはアドレスレジスタとして先行して選択され、デステ
ィネーションレジスタはデータの書込みのために遅れて
選択されることが可能になっている。

【００８８】さらに、レジスタデコーダ（ＲＤＥＣ）３
４には、論理回路（ＬＯＧＩＣ）３４３，３４４が設け
られる。上記ラッチ回路３２１，３４１の出力信号は、
それに対応する論理回路（ＬＯＧＩＣ）３４３，３４４
において、制御信号ｍｏｄｅ、ＥＬＧＲ、ａｄ、ｂｙｔ
ｅ、ｗｏｒｄよって制御されるようになっており、この
論理回路（ＬＯＧＩＣ）３４３，３４４の出力信号がレ
ジスタ選択に用いられる。制御信号ＥＬＧＲの論理は、
図６における前置命令コードの省略／使用に対応する。
制御信号ｍｏｄｅが論理値“０”のときは、制御信号ａ
ｄ、ｂｙｔｅ、ｗｏｒｄは無視され、ラッチ回路ＬＧＲ
１，ＬＧＲ２の出力信号が選択的に出力される。制御信
号ｍｏｄｅが論理値“１”のときは、制御信号ＥＬＧＲ
が論理値“１”であれば、前置命令コードによって、レ
ジスタグループが指定されているため、制御信号ａｄ、
ｂｙｔｅ、ｗｏｒｄは無視され、ラッチ回路ＬＧＲ１，
ＬＧＲ２の出力信号が選択的に出力される。制御信号Ｅ
ＬＧＲが論理値“０”であれば、前置命令コードによっ
て、レジスタグループが指定されていないため、制御信
号ａｄが論理値“１”であればｇｒ１が論理値“０”と
され、ｂｙｔｅが論理値“１”であればｇｒ１又はｇｒ
２が論理値“０”とされ、ｗｏｒｄが論理値“１”であ
れば、ｇｒ１又はｇｒ２が論理値“１”とされる。ｂｙ
ｔｅ及びｗｏｒｄが論理値“０”であれば、ロングワー
ドデータとして、ｇｒ１又はｇｒ２が論理値“０”とさ
れる。図２において、３４５にはこの場合の論理記述の
一例が示される。制御信号ｍｏｄｅは、コンディション
コードレジスタＣＣＲのビット７であるｍビットで指定
される。ｇｒ１とｒ１を組合せた番号の汎用レジスタ、
及びｇｒ２とｒ２を組合せた番号の汎用レジスタが選択
される。ここで上記コンディションコードレジスタＣＣ
Ｒが、本発明におけるモード設定手段の一例とされる。
また、上記レジスタデコーダ３４が、本発明におけるレ
ジスタ選択手段の一例とされる。

【００８９】図１２には、第１の加算命令（ＡＤＤ．Ｌ
ＥＲ０，ＥＲ１）の実行タイミングが示される。

【００９０】ＡＤＤ．Ｌ ＥＲ０，ＥＲ１は、ロングワ
ードサイズで、グループ０の汎用レジスタのみを使用す
るので、汎用レジスグループを指定する命令コードを必
要とせず、例えば平成７年３月（株）日立製作所発行
『Ｈ８Ｓ／２６００シリーズＨ８Ｓ／２０００シリーズ
プログラミングマニュアル』に記載のＣＰＵと同じ１ワ
ードの命令とする。モード０／１ともに同じである。特
に制限されないが、内部データバスは１６ビットであっ
て、内蔵ＲＯＭ、ＲＡＭリード／ライトを１ステートで
リード／ライト可能とする。Ｔ０のＣ２（φ＃同期を示
し、＃は反転論理を示す）で、ＣＰＵのアドレスバッフ
ァ（ＡＢ）かアドレスがＩＡＢに出力される。また、命
令デコーダから、命令フェッチ（ｉｆ）を示す、バスコ
マンド（ＢＣＭＤ）が出力される。

【００９１】Ｔ１のＣ１（φ同期）で、ＩＡＢの内容が
ＰＡＢに出力され、バスコマンドに基づき、リードサイ
クルが開始され、ＰＤＢにデータが出力される。Ｔ１の
Ｃ２でＰＤＢのリードデータが内部データバスＩＤＢに
得られ、これをＴ２のＣ１でＩＲにラッチする。以上の
動作は以前の命令実行の制御によって行われる。

【００９２】直前の命令の実行が終了すると、最も早く
命令の実行が開始される場合には、Ｔ２のＣ１で命令コ
ードがＤＥＣに入力されて、命令の内容が解読される。
この解読結果に従って、制御信号を出力して、各部の制
御が行われる。命令の一部（レジスタ指定フィード：Ｓ
ＥＬ入力信号１（ｒ１））がレジスタセレクトに与えら
れる。

【００９３】レジスタ間演算命令では、Ｔ２のＣ２で、
ＰＣの内容を内部バスＧＢに読み出して、ＡＢとＩＮＣ
に入力する。ＡＢからアドレスＩＡＢが出力される。レ
ジスタデコーダに制御信号を与える。ＬＧＲ１及びＬＧ
Ｒ２がいずれも０にクリアされているので、ＳＥＬ入力
信号とＤＥＣの出力する制御信号ｃｏｎｔｒｏｌＡ（Ｒ
ｓ−ＤＢ、Ｒｄ−ＧＢ）とに基づいて、レジスタ選択信
号ｓｅｌｅｃｔＢ（ＥＲ０−ＤＢ、ＥＲ１−ＧＢ）が生
成される。

【００９４】ＳＥＬ入力信号２（ｒ２）がレジスタセレ
クトに与えられる。

【００９５】Ｔ３から、次の次の命令がリードされる。

【００９６】Ｔ３のＣ１で、ＩＮＣでインクリメント
（＋２）された結果が、内部バスＷＢを経由してＰＣに
ライトされる。ＳＥＬ入力信号２と制御信号Ｂ（ＷＢ−
Ｒｄ）とに基づいて、レジスタ選択信号Ｃが生成され
る。レジスタ選択信号Ｂがレジスタを択して、ソース
側、デスティネーション側のレジスタ（Ｒｓ、Ｒｄ）の
データをＡＬＵに入力する。ＡＬＵの演算内容はＤＥＣ
が制御信号Ｃによって指示する。加算・論理演算・シフ
トなどは１クロックで演算を行うことができる。例え
ば、上記命令では３２ビットの加算を行う。ＳＥＬ入力
信号２と制御信号Ｂ（ＷＢ−Ｒｄ入力）とに基づいて、
レジスタ選択信号ｓｅｌｅｃｔＣ（ＷＢ−ＥＲ１）が生
成される。

【００９７】制御信号Ｂ（ＲＳＬＧＲ）によって、ＬＧ
Ｒ１、ＬＧＲ２のクリアが指示される。ＬＧＲ１はＴ３
のＣ１で、ＬＧＲ２はＴ３のＣ２でクリアされた結果が
伝達される。

【００９８】Ｔ３のＣ２で、ＡＬＵの演算結果が、内部
バスＷＢを経由して、レジスタ選択信号が選択したデス
ティネーション側のレジスタ（ＥＲ１）にライトされ
る。図示はされないが、制御信号Ｃによって、ＣＣＲの
更新を行う。更に次の次の命令をＩＲに取り込む。同時
に、次の命の実行が開始され、例えば、ＰＣの内容が読
み出され、アドレスバッファＡＢと割込み受付回路３５
に入力される。

【００９９】このように短い命令コードでは、レジスタ
間演算を実質的に１ステートで実行できる。

【０１００】図１３には、第２の加算命令（ＡＤＤ．Ｗ
Ｒ８，Ｒ９）のモード１での実行タイミングが示され
る。

【０１０１】ＡＤＤ．Ｗ Ｒ８，Ｒ９は、ワードサイズ
で、グループ１の汎用レジスタのみを使用するので、汎
用レジスグループを指定する命令コードを必要とせず、
１ワードの命令とする。

【０１０２】上記同様に、Ｔ２のＣ１で命令コード（ａ
ｄｄ）がＤＥＣに入力されて、命令の内容が解読され
る。解読結果に従って、制御信号を出力して、各部の制
御を行う。サイズを示す制御信号ｃｏｎｔｒｏｌＡ（ｗ
ｏｒｄ）が出力される。

【０１０３】ＬＧＲ１＝０及びＬＧＲ２＝０であるが、
ｗｏｒｄ＝１であるため、ｇｒ１＝ｇｒ２＝１とされ、
ＲＤＥＣ入力信号とＤＥＣの出力する制御信号ｃｏｎｔ
ｒｏｌＡ（Ｒｓ−ＤＢ、Ｒｄ−ＧＢ）とに基づいて、レ
ジスタ選択信号ｓｅｌｅｃｔＢ（Ｒ８−ＤＢ、Ｒ９−Ｇ
Ｂ）、レジスタ選択信号ｓｅｌｅｃｔＣ（ＷＢ−Ｒ９）
が生成される。ＡＬＵにはワードサイズ演算が指示され
（図示せず）、汎用レジスタへの書込みもＲ９の１６ビ
ットのみとされる。これ以外の動作は第１の加算命令
（ＡＤＤ．Ｌ ＥＲ０，ＥＲ１）と同一にできる。

【０１０４】図１４には、第３の加算命令（ＡＤＤ．Ｗ
Ｒ０，Ｒ１）のモード１での実行タイミングが示され
る。

【０１０５】汎用レジスタグループを指定する命令コー
ド（Ｈ’００００）を付加して２ワード命令とする。第
２ワードは上記ＡＤＤ．Ｗ Ｒ８，Ｒ９と同一である。

【０１０６】上記同様に、Ｔ２のＣ１で命令コード（前
置コード）がＤＥＣに入力されて、命令の内容が解読さ
れる。解読結果に従って、制御信号を出力して、各部の
制御を行う。グループフィールドラッチ信号ＬＧＲＣＬ
が発行されて、レジスタグループ指定フィールド（ＩＲ
１のビット７〜０）がＬＧＲ１、ＬＧＲ２にラッチされ
る。

【０１０７】Ｔ２のＣ２で、制御信号ＣｏｎｔｒｏｌＢ
として、割込み禁止信号（ｉｎｔｍｓｋ）が出力され、
割込み受け付け回路に出力する。本信号によって、割込
み要求などが発生していても、第１ワードと第２ワード
以降が分割されず、命令の実行を継続することができ
る。また、ＬＧＲ１、ＬＧＲ２の内容が保持される。Ｐ
Ｃの内容が内部バスＧＢに読み出され、アドレスバッフ
ァＡＢと割込受付回路３５に入力される。アドレスバッ
ファＡＢからアドレスＩＡＢが出力される。

【０１０８】Ｔ３から、次の次の命令がリードされる。

【０１０９】Ｔ３のＣ１で、ＩＮＣでインクリメント
（＋２）された結果が、内部バスＷＢを経由してＰＣに
ライトされる。

【０１１０】一方、Ｔ３のＣ１で命令コード（ａｄｄ）
がＤＥＣに入力されて、命令の内容が解読される。解読
結果に従って、制御信号を出力して、各部の制御を行
う。ＬＧＲ１＝０及びＬＧＲ２＝０であり、制御信号Ｃ
ｏｎｔｒｏｌＣとして、ＥＬＧＲが出力されているた
め、ｇｒ１＝ｇｒ２＝０とされる。これと、ＳＥＬ入力
信号とＤＥＣの出力する制御信号Ａ（Ｒｓ−ＤＢ、Ｒｄ
−ＧＢ）とに基づいて、レジスタ選択信号Ｓｅｌｅｃｔ
Ｂ（Ｒ０−ＤＢ、Ｒ１−ＧＢ）が生成される。ＡＬＵに
はワードサイズ演算が指示される（図示せず）。これ以
外の第２ワードによる動作は第１の加算命令（ＡＤＤ．
Ｌ ＥＲ０，ＥＲ１）と同一にできる（第１の加算命令
同様に、制御信号Ｂ（ＲＳＬＧＲ）によって、ＬＧＲ
１、ＬＧＲ２のクリアが指示される。ＬＧＲ１はＴ４の
Ｃ１で、ＬＧＲ２はＴ４のＣ２でクリアされた結果が伝
達される）。

【０１１１】モード０の場合、第２の加算命令(ＡＤ
Ｄ．Ｗ Ｒ８，Ｒ９)は前置命令コードを付加した命令
コードとなるため、図１４と同じ実行タイミングとな
る。第３の加算命令(ＡＤＤ．Ｗ Ｒ０，Ｒ１)は前置命
令コードが不要であり、図１３と同じ実行タイミングと
なる。

【０１１２】すなわち、第１ワード（前置コード）に対
応するＬＧＲ１、ＬＧＲ２のラッチ信号、連続命令信号
を出力する以外は、命令デコーダ（ＤＥＣ）３３の内容
を、既存の命令デコーダと同等にできる。命令デコーダ
（ＤＥＣ）３３の前置コードに対応する部分は、相対的
に小さいことは言うまでもない。すなわち、論理的な規
模の追加を最小限にできる。また、命令デコーダ（ＤＥ
Ｃ）３３の大部分を既存の命令デコーダと同等にできる
から、従来の設計資産を有効に利用することができる。

【０１１３】また、そのほかの命令についても、同様の
前置コードを付加することによって、汎用レジスタのい
ずれをも指定できる。レジスタ指定フィールドを持つ命
令コードを持つ命令について適用できる。

【０１１４】図１５には、ＣＰＵ２で実行されるオブジ
ェクトプログラムを生成するためのコンパイラの構成例
が示される。

【０１１５】コンパイラは、ソースプログラムの字句解
析、構文解析、意味解析の各解析を行なう解析部２１、
この解析部２１の出力を取り込んでソースプログラムを
中間コードに変換する中間部２２、中間コードを解析し
て最適化を行なう最適化部２３、最適化された中間コー
ドを、ターゲットとなるＣＰＵの命令に変換する出力部
２４、及びこの出力部２４に使用可能な命令を指示する
オプション指定部２０９を含む。

【０１１６】オプション指定部２０９は、解析部２１に
よって、ソースプログラムからその内容を抽出する場
合、ＣＰＵ定義情報ファイルによって与えられる場合、
又はコンパイルオプションとして与えられる場合があ
る。

【０１１７】図１６には、上記ＣＰＵ２のシステム開発
装置におけるＣＰＵのモード設定の仕方が示される。

【０１１８】ここでは、ｍ０がモード０を、ｍ１がモー
ド１を示すものとする。図１６（Ａ）に示される通り、
パーソナルコンピュータなどのシステム開発装置上のデ
ィスプレイでプロンプトが表示された状態で、例えば、 ＳＥＴ ＣＰＵ＝ＣＰＵ−ｍ０ と入力すればよいようにする。あるいは、図１６（Ｂ）
に示されるようにプロンプトが表示された状態で、 ＳＥＴ ＯＰＴＩＯＮ などとコマンドを入力し、それに対してメニュー番号の
入力が要求されたなら、使用者がメニュー番号１〜２の
いずれかを入力すればよいようにする。ここで、ＣＰＵ
−ｍ０はモード０であり、ＣＰＵ−ｍ１はモード１を示
すものとする。

【０１１９】ＣＰＵの種類及び動作モードのメニューを
表示し、そのメニューの中から必要な項目を選択するよ
うにしてもよい。

【０１２０】このほか、ウィンドウのドロップダウンメ
ニューで選択可能にしてもよいし、ワークステーション
などであれば、Ｃシェルコマンドとして入力することも
でき、これらによってＣＰＵ定義情報ファイルが生成さ
れる。

【０１２１】さらに、後述の様にアセンブラやＣコンパ
イラなどの、ソースプログラムの制御命令として、ＣＰ
Ｕの種類及び動作モードを入力することができる。

【０１２２】また、図１６（Ｃ）に示されるように、Ｃ
コンパイラを実行する場合のオプションとして設定して
もよい。例えば、 ｃｃｏｍｐ−ｍ１ ｓｏｕｒｃｅ．ｃ と入力する。オプション「−ｍ１」でモード１を指定
し、「ｓｏｕｒｃｅ．ｃ」をコンパイルする。例えば、
「ｓｏｕｒｃｅＣ」は１つの関数が記述されているものと
し、当該関数の先頭で、コンディションコードレジスタ
ＣＣＲの保持内容を待避し、当該コンディションコード
レジスタＣＣＲのｍビットを１にセットするようにす
る。これは例えば、 ＳＴＣ．Ｗ ＣＣＲ，＠−ＳＰ ＯＲＣ ＃Ｈ’８０，ＣＣＲ としたプログラムが生成されて実行されることになる。
上記「ＯＲＣ ＃Ｈ’８０，ＣＣＲ」はコンディション
コードレジスタＣＣＲのビット７（ｍビット）の書き換
えを意味する。ソースプログラムをＣコンパイラでコン
パイルする過程において、上記「ＯＲＣ ＃Ｈ’８０，
ＣＣＲ」に対応するオブジェクトコードが生成される
が、このオブジェクトコードを生成する手段を含むこと
が、上記Ｃコンパイラの特徴点の一つとなっている。

【０１２３】関数の最後では、ＣＣＲが復帰される。こ
れは同様に、 ＬＤＣ．Ｗ ＠ＳＰ＋，ＣＣＲ となる。Ｃコンパイラは、Ｃ言語によるソースプログラ
ムを、解析及び最適化した後、選択されたオプション、
及びＣＰＵの種類及び動作モードに従って、使用可能な
オペレーション、データサイズ、アドレッシングモード
の組合せで示される命令や、汎用レジスタ、アドレス空
間を判別し、出力部においてそのＣＰＵの命令に変換
し、アセンブリ言語プログラムやオブジェクトモジュー
ルとして出力する。例えば、上記関数をコンパイルする
にあたっては、指定されたモードに従って、プログラム
容量が少なく、実行時間が短くなる様に、汎用レジスタ
の使用方法が行われる。例えばモード１の場合は図８の
様にする。これは図１５の出力部２４において行われ
る。

【０１２４】図１７には、Ｃ言語のソースプログラムに
おけるオプション指定の仕方が示される。

【０１２５】Ｃ言語のソースプログラムは、コンパイル
処理前に、プリプロセッサの処理を受ける。ソースプロ
グラムでは、「＃」で示されるプリプロセッサ文によっ
て、プリプロセッサは処理を行い、コンパイラに指示が
行われる。

【０１２６】図１７に示されるのは、Ｃ言語で記述され
たソースプログラムであり、プリプロセッサ文（＃ｐｒ
ａｇｍａ）で、コンパイラの処理を指示することができ
る。図１７（Ａ）の場合、 ＃ｐｒａｇｍａ ｍ０（ｋａｎｓｕ２） で、関数「ｋａｎｓｕ２」はモード０でコンパイルする
ことが指示される。また、図１７（Ｂ）の場合、 ＃ｐｒａｇｍａ ｍ１ ．．． ＃ｐｒａｇｍａ ｍ１ｅｎｄ で、括られた記述（この場合は、ｗｈｉｌｅループ）
が、モード１でコンパイルされる。

【０１２７】図１８には、コンパイラの動作するコンピ
ュータシステム（システム開発装置）が示される。

【０１２８】コンピュータシステム１００は、表示装置
と１８０、入力装置１８２と、本体１８１を含む。本体
１８１は、マイクロプロセッサ１１１とメモリ１１２と
ハードディスク１１３を含む。ハードディスク１１３に
は、コンパイラ２０１と、コンパイル対象であるソース
プログラム２０２と、オブジェクトプログラム２０３が
別々のファイルとして格納されている。コンパイラ２０
１の起動を指示すると、コンパイラ２０１は、メモリに
転送され、マイクロプロセッサ１１１によって実行され
る。そして上記ソースプログラム２０２が与えられる
と、コンパイル結果プログラム２０３が出力される。コ
ンパイル結果プログラム２０３は、ターゲットとなるＣ
ＰＵ２のアセンブリ言語プログラム又はオブジェクトプ
ログラムである。

【０１２９】図１９にはＣＰＵ２の開発環境が示され
る。

【０１３０】使用者は、各種エディタなどを用いて、Ｃ
言語やアセンブリ言語でソースプログラムを作成する。
これは通常、複数のモジュールに分割して作成される。
コンパイラ２０１は、使用者の作成したＣ言語ソースプ
ログラムを入力し、アセンブリ言語ソースプログラム又
はオブジェクトプログラムを出力する。アセンブラ２０
５は、アセンブリ言語ソースプログラムを入力し、オブ
ジェクトプログラム２０３を出力する。ここで、上記コ
ンパイラ２０１によってオブジェクトプログラムが直接
生成される場合には、生成されたオブジェクトプログラ
ムはアセンブラ２０５で処理されることなく、リンケー
ジエディタ２０６に取り込まれる。ソースプログラムの
記述誤りなどのチェックのために、Ｃ言語ソースプログ
ラムをアセンブリ言語ソースプログラムに変換する場合
があり、その場合には、得られたアセンブリ言語はアセ
ンブラ２０５で処理されることでオブジェクトプログラ
ムに変換される。

【０１３１】リンケージエディタ２０６は、上記コンパ
イラ２０１やアセンブラ２０５によって生成された複数
のオブジェクトプログラム２０３を取り込んで、各モジ
ュールの外部参照や相対アドレスなどの解決を行い、リ
ンケージエディタ２０６によって一つのプログラムに結
合して、ロードモジュール２０４を形成する。このロー
ドモジュール２０４は、シミュレータデバッガ６１に取
り込まれてシミュレーションが行われる。また、エミュ
レータ６２に入力されて、実際の応用システム上などで
動作する、いわゆるインサーキットエミュレーションが
行われる。インサーキットエミュレーションでは、マイ
クロコンピュータ全体としての実動作の解析や評価を行
うことができる。評価済みのロードモジュールは、ＰＲ
ＯＭライタ６３等により、マイクロコンピュータ内蔵の
プログラムメモリに書き込まれる。

【０１３２】またはロードモジュール乃至ＰＲＯＭに従
った内容で半導体製造工程においてマイクロコンピュー
タ内蔵のプログラムメモリに書き込まれる。上記プログ
ラムメモリは、通常は読み出し専用メモリ（ＲＯＭ）と
される。

【０１３３】上記実施例によれば、以下の作用効果を得
るものである。

【０１３４】（１）命令コード中のレジスタを指定する
フィールドにおいて、すべての汎用レジスタを指定する
に十分なビット数をもつ命令コードと、それより小さい
ビット数の命令コードを用意し、後者の場合には、バイ
ト／ワード／ロングワードといったサイズなどの、命令
コード中の別の情報に応じて、指定される汎用レジスタ
を、異なったグループから選択可能にする。換言すれ
ば、サイズなどに応じて、短い命令コードで指定可能な
汎用レジスタを異なったグループになるようにする。或
は、サイズなどの情報と命令コードに含まれるレジスタ
フィールドを組合せて汎用レジスタを指定するようにす
る。これにより、命令コード中のレジスタ指令フィール
ドのビット数を増加させることなく、短い命令コード
で、例えば、３２ビットデータ又はアドレスレジスタ
（例えば８本、ＥＲ０〜ＥＲ７）、１６ビットデータレ
ジスタ（例えば１６本、Ｅ８〜Ｅ１５、Ｒ８〜Ｒ１
５）、８ビットデータレジスタ（例えば１６本、Ｒ１６
Ｈ〜Ｒ２３Ｈ、Ｒ１６Ｌ〜Ｒ２３Ｌ）を、独立のリソー
スとして指定でき、短い命令コードで指定可能な汎用レ
ジスタを実質的に増加することができ、全体的なプログ
ラム容量を短縮することができる。すべての汎用レジス
タを指定可能なレジスタ指定フィールドを持つ長い命令
コードによって、１本の汎用レジスタ（例えばＥＲ０）
の一部を１６ビットデータレジスタ（例えばＥ０、Ｒ
０）、８ビットデータレジスタ（例えばＲ０Ｈ、Ｒ０
Ｌ）として指定でき、使い勝手を損なうことがない。従
来同様の使用方法が可能であり、少なくともソースプロ
グラムの再利用が可能であり、プログラム開発効率の向
上に寄与することができる。

【０１３５】さらに、省略不可能なワードは既存のＣＰ
Ｕの命令コードと同一にしておくことにより、論理構成
を共通にでき、設計資産を有効に利用して、設計品質を
向上したり、開発期間を短縮したりできる。

【０１３６】汎用レジスタのグループ選択を可能とする
第１モードと、上記グループ選択を不可能とする第２モ
ードとを設定可能なコンディションコードレジスタＣＣ
Ｒと、その出力信号（ｍｏｄｅ）に従って汎用レジスタ
の選択を行うレジスタデコーダ３４を有することによ
り、例えば省略不可能なワードのみ（短い命令コード）
で指定可能な汎用レジスタを、既存の汎用レジスタ（例
えばＥＲ０〜ＥＲ７）として、既存のプログラムをその
まま使用することができる。機器制御などにおいて、所
定のタイミングでプログラム実行が必要な場合などに、
既存のプログラムをそのまま利用可能にでき、プログラ
ム開発効率を向上できる。オブジェクトプログラムの利
用も可能である。

【０１３７】ソースプログラムに従って、データ処理装
置で実行されるオブジェクトプログラムを生成するため
のコンパイラ２０１において、上記ソースプログラムに
基づいてコンディションコードレジスタＣＣＲへのモー
ド設定を可能とするオブジェクトコードを生成する手段
を設けることにより、コンディションコードレジスタＣ
ＣＲへのモード設定を的確に行うことができる。また、
自動的にプログラム容量が少なく、実行時間が短くなる
様なプログラムを生成する様にコンパイルでき、使用者
は汎用レジスタ上のデータの配置を意識する必要がな
く、使い勝手を向上できる。

【０１３８】省略不可能なワード（短い命令コード）の
みで指定可能な汎用レジスタを、サイズなどで指定する
か、既存の汎用レジスタとするかを切り換えることによ
って、使用目的などに応じて選択が可能になり、使い勝
手を向上できる。さらに、所定のタスクやサブルーチン
の単位で切替え可能にして、全体的なプログラム容量の
縮小と高速化を図りつつ、所望のタスクやサブルーチン
は、既存のプログラムを利用することが可能になる。ま
た、この指定を行なう手段として、割込み時に自動的に
待避／復帰されるレジスタ（例えばＣＣＲ）のビットに
よって、指定するようにすると、割込み処理の先頭で所
望のモードを設定するのみで、直前の状態の待避／復帰
が自動的に行われるので使い勝手がよい。

【０１３９】（２）前置命令コードで、レジスタグルー
プを指定し、この前置命令コードを省略可能とし、更に
は前置命令コードを付加しない場合の命令コードを既存
のＣＰＵの命令コードと同一とすることにより、互換性
を損なわずに、汎用レジスタを増加させることができ
る。ソフトウェア資産を有効に利用可能とするととも
に、使い勝手を向上し、処理速度を向上することができ
る。前置命令コードを用いることにより、全ての汎用レ
ジスタは同時に指定可能であるから、汎用レジスタ上の
データの配置などを考慮する必要がなく、プログラムの
作成を容易にすることができる。

【０１４０】（３）また、汎用レジスタのみをＣＰＵが
直接処理可能なアーキテクチャにあっては、直接利用可
能なデータ数を増やすことができ、メモリアクセス頻度
を減らして、また、データを待避したり復帰したりする
頻度を減らして、処理速度をより一層向上することでき
る。また、割込処理で直ちに（汎用レジスタの待避など
を行うことなく）利用可能な汎用レジスタを確保してお
くことも容易にでき、割込処理の高速化を行い、いわゆ
るリアルタイム性を向上することができる。

【０１４１】（４）グループ指定フィールドを既存の命
令コードの前に配置することにより、汎用レジスタを使
用する全ての命令について、汎用レジスタを増加させる
ことができる。この指定方法を共通化することにより、
必要な論理的物理的規模の増加を抑止し、ひいては製造
費用の増加も抑止することができる。既存の論理と大部
分を共通にできるから、設計資産を有効に利用して、設
計品質を向上したり、開発期間を短縮したりできる。ま
た、互換性を保った、アドレス空間の広いＣＰＵと狭い
ＣＰＵがある場合、双方に、互換性を維持しつつ汎用レ
スタを追加することも可能である。

【０１４２】（５）グループ指定フィールドに余裕を持
たせることにより、半導体製造プロセスの進展などに対
応して、互換性を維持しつつ、汎用レジスタを増加させ
ることができる。使い勝手を更に向上し、処理速度を向
上することができる。方式的には同一にできるので、開
発効率を向上することができる。また、アセンブラやＣ
コンパイラ、シミュレータ、逆アセンブラなどのソフト
ウェアツールなどを、上記拡張を考慮して設計してお
く、乃至、予め、上記拡張に対応させておくことによ
り、開発効率を向上することができる。

【０１４３】以上本発明者等によってなされた発明を実
施例に限定されるものではなく、その要旨を逸脱しない
範囲において種々変更可能である。

【０１４４】例えば、ＣＰＵの命令セットやレジスタ構
成、アドレス空間は変更可能である。

【０１４５】汎用レジスタは、アドレス及びデータに共
通に利用可能なものである必要はなく、一部または全部
がアドレスまたはデータ専用のものであってもよい。汎
用レジスタのデータサイズについても任意とすることが
できる。複数のレジスタを持ち、これを指定する情報を
命令コード中に持つものについては適用できる。

【０１４６】前置命令コードに含まれるレジスタグルー
プ情報は、そのままレジスタ番号に対応するものとして
いるが、これはエンコードされたものであってもよい。
前置命令コードのために割り当て可能な命令コードによ
って、適当な方法を選択すればよい。

【０１４７】サイズとグループの対応が任意に変更可能
であることはいうまでもない。

【０１４８】短い命令コードで指定される汎用レジスタ
が、サイズ以外の他の命令機能やレジスタなどによって
選択されてもよい。ＥＸＲのビット６〜３といった設定
とサイズによって、変更するようにしてもよい。例え
ば、サイズがワードのときに、上記ビット４と３が００
の場合はグループ０、０１の場合はグループ１、１０の
場合はグループ２、１１の場合はグループ３が短い命令
コードで指定可能にすることができる。汎用レジスタ上
の部分を指定するフィールドと組合せてもよい。例えば
１６ビットレジスタとして汎用レジスタＲはグループ
０、汎用レジスタＥはグループ３が暗黙的に（短い命令
コードで）指定されるようにしてもよい。ＣＰＵのアー
キテクチャにも限定されず、ロードストアアーキテクチ
ャに限定されない。命令コードの基本単位１６ビットに
限定する必要はなく、８ビット或いは３２ビットなど任
意のビット幅にできる。但し、アドレス空間上の大部分
より、高速に利用できるレジスタ手段を持っていること
が望ましい。また、モードの選択は、必ずしも必要では
ない。モードの選択方法も、ＣＰＵ内部のレジスタによ
る他、アドレス空間上の、いわゆる内部Ｉ／Ｏレジスタ
（図１１のＣＰＵＣＲ）での設定や、モード制御端子
（ＭＤ２−０）で設定することもできる。不揮発性記憶
素子や、半導体集積回路製造上の配線変更などであって
もよい。モードの数も適宜増やすことができる。ＣＰＵ
の論理的な構成、複数レジスタの転送命令の論理的な実
現方法についても種々変更可能である。さらに、内部バ
ス幅や内部バス構成なども変更可能である。

【０１４９】マイクロコンピュータのその他の機能ブロ
ックについても何等制約されない。

【０１５０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、そ
れに限定されるものではなく、その他のデータ処理装置
にも適用可能である。本発明は少なくとも、命令コード
を読み込んで動作することを条件に適用することができ
る。

【０１５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１５２】すなわち、命令コード中のレジスタを指定
するフィールドにおいて、すべての汎用レジスタを指定
するに十分なビット数をもつ命令コードと、それより小
さいビット数の命令コードを用意し、後者の場合には、
例えば、バイト／ワード／ロングワードといったサイズ
などの、命令コード中の別の情報に応じて、指定される
汎用レジスタを、異なったグループから選択可能にす
る。このようにサイズなどに応じて、短い命令コードで
指定可能な汎用レジスタを異なったグループになるよう
にすることで、命令コード中のレジスタ指令フィールド
のビット数を増加させることなく、短い命令コードでレ
ジスタを独立のリソースとして指定でき、全体的なプロ
グラム容量を短縮することができる。

【０１５３】また、命令コード中のレジスタを指定する
フィールドのビット数を増加させることなく、指定可能
なレジスタを増加させることができる。

【０１５４】さらに、汎用レジスタのグループ選択を可
能とする第１モードと、グループ選択を不可能とする第
２モードとを設定可能なモード設定手段と、上記モード
設定手段に設定された情報に従って上記汎用レジスタを
選択するためのレジスタ選択手段とを設けることによ
り、省略不可能なワードのみで指定可能な汎用レジスタ
を、既存の汎用レジスタとして、既存のプログラムをそ
のまま使用することができる。例えば省略不可能なワー
ドのみで指定可能な汎用レジスタを、サイズなどで指定
するか、既存の汎用レジスタとするかを切り換えること
によって、使用目的などに応じて選択が可能になり、使
い勝手を向上できる。

【０１５５】ソースプログラムに従って、データ処理装
置で実行されるオブジェクトプログラムを生成するため
のコンパイラにおいて、上記ソースプログラムに基づい
て上記モード設定手段へのモード設定を可能とするオブ
ジェクトコードを生成する手段を設けることにより、モ
ード設定手段へのモード設定を的確に行うことができ
る。

【図面の簡単な説明】

【図１】本発明にかかるデータ処理装置の一例であるマ
イクロコンピュータに含まれるＣＰＵの構成例ブロック
図である。

【図２】上記ＣＰＵに含まれる上記レジスタデコーダ
（ＲＤＥＣ）の一部と命令レジスタ（ＩＲ２）の詳細な
構成例ブロック図である。

【図３】上記ＣＰＵに内蔵されている汎用レジスタ及び
制御レジスタの構成例説明図である。

【図４】上記汎用レジスタのデータ構成例説明図であ
る。

【図５】上記ＣＰＵの機械語の命令フォーマットと命令
コードの一例説明図である。

【図６】上記汎用レジスタの指定例説明図である。

【図７】上記汎用レジスタの使用例説明図である。

【図８】上記汎用レジスタの使用例説明図である。

【図９】上記汎用レジスタの実効アドレスの計算例説明
図である。

【図１０】上記汎用レジスタの実効アドレスの計算例説
明図である。

【図１１】本発明にかかるデータ処理装置の一例である
マイクロコンピュータの構成例ブロック図である。

【図１２】上記マイクロコンピュータにおける第１の加
算命令の実行タイミングの説明図である。

【図１３】上記マイクロコンピュータにおける第２の加
算命令の実行タイミングの説明図である。

【図１４】上記マイクロコンピュータにおける第３の加
算命令の実行タイミングの説明図である。

【図１５】上記ＣＰＵで実行されるオブジェクトプログ
ラムを生成するためのコンパイラの構成例説明図であ
る。

【図１６】上記ＣＰＵのシステム開発装置におけるＣＰ
Ｕのモード設定の説明図である。

【図１７】Ｃ言語のソースプログラムにおけるオプショ
ン指定の説明図である。

【図１８】上記コンパイラの動作するコンピュータシス
テムの構成例ブロック図である。

【図１９】上記ＣＰＵの開発環境の説明図である。

【符号の説明】

１ シングルチップマイクロコンピュータ ２ ＣＰＵ ３ システムコントローラ ２２ 内部Ｉ／Ｏレジスタ（ＣＰＵＣＲ） ３０ 制御部 ３１、３２ 命令レジスタ ３３ 命令デコーダ ３４ レジスタデコーダ ３５ 割り込み受付回路 ４０ 実行部 １８０ 表示装置 １８１ コンピュータシステムの本体 １８２ 入力装置 ２０１ コンパイラ ３２１，３２２ ラッチ回路 ３４１，３４２ ラッチ回路 ３４３，３４４ 論理回路 ＣＣＲ コンディションコードレジスタ ＥＲ０〜ＥＲ３１ 汎用レジスタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 命令コードを読み込んで動作し、データ
   又はアドレスを格納可能なレジスタを複数個持つデータ
   処理装置であって、 全ての汎用レジスタを指定するに十分なビット数で構成
   されたレジスタ指定フィールドを有する第１命令コード
   と、 上記第１命令コードよりも少ないビット数で構成された
   第２命令コードと、を命令セットに含み、 上記第２命令コードは、汎用レジスタの指定フィールド
   とこのフィールドとは別の指定情報とを含み、上記汎用
   レジスタの指定フィールドとそれとは別の上記指定情報
   との組合わせによって上記汎用レジスタが選択されるこ
   とを特徴とするデータ処理装置。
2. 【請求項２】 命令コードを読み込んで動作し、データ
   又はアドレスを格納可能なレジスタを複数個持つデータ
   処理装置であって、 全ての汎用レジスタを指定するに十分なビット数で構成
   されたレジスタ指定フィールドを有する第１命令コード
   と、 上記第１命令コードよりも少ないビット数で構成された
   第２命令コードと、を命令セットに含み、 上記第１命令コードは、複数の汎用レジスタのグループ
   中の一つを指定する第１フィールドと、上記第１フィー
   ルドによって指定されたグループにおける汎用レジスタ
   の番号を指定する第２フィールドとを含んで成ることを
   特徴とするデータ処理装置。
3. 【請求項３】 上記汎用レジスタを指定する情報が複数
   の命令コード基本単位に分割されて、分割された一方の
   レジスタを指定する情報を持つ命令コードが省略可能と
   され、省略された場合に、省略されたレジスタ情報に代
   わって所定のレジスタ情報が暗黙的に想定される請求項
   １又は２記載のデータ処理装置。
4. 【請求項４】 上記汎用レジスタのグループ選択を可能
   とする第１モードと、上記グループ選択を不可能とする
   第２モードとを設定可能なモード設定手段と、上記モー
   ド設定手段に設定された情報に従って上記汎用レジスタ
   を選択するためのレジスタ選択手段とを含む請求項１乃
   至３の何れか１項記載のデータ処理装置。
5. 【請求項５】 ソースプログラムに従って、請求項４項
   記載のデータ処理装置で実行されるオブジェクトプログ
   ラムを生成するためのコンパイラをコンピュータによっ
   て読み取り可能に記録した記録媒体であって、上記コン
   パイラは、上記ソースプログラムに基づいて上記モード
   設定手段へのモード設定を可能とするオブジェクトコー
   ドを生成する手段を含んで成るものであることを特徴と
   する記録媒体。